Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

Мультизатворний польовий транзистор MuGFET або мультизатворний MOSFET відноситься до МДН транзисторів польовий транзисто

Мультизатворний польовий транзистор

Мультизатворний польовий транзистор

Мультизатворний польовий транзистор (MuGFET) або мультизатворний MOSFET відноситься до МДН транзисторів (польовий транзистор метал-оксид-напівпровідник), який має більше одного затвора в одному пристрої. Кілька затворів можуть керуватись одним електродом затвора, в такому виконанні кілька поверхонь затвора діють як один затвор. Мулитизатворний польовий транзистор, що має виводи незалежних затворів, іноді називають польовим транзистором із незалежним мультизатвором (MIGFET). Найпоширенішими пристроями з мультизатворами є FinFET (польовий транзистор із вертикальним затвором) та GAAFET (польовий транзистор із затвором «увесь навколо» (gate-all-around field-effect transisto)), які є непланарними транзисторами, або 3D транзисторами .

image
MOSFET з двома затворами та його схематичне зображення на схемах

Мультизатворні транзистори — один з декількох технологій, що розробляються виробниками напівпровідників МОН для створення все менших мікропроцесорів і комірок пам'яті, цей процес описується законом Мура. Про зусилля в розробці мультизатворних транзисторів повідомили [en], Toshiba, Grenoble INP, Hitachi, IBM, TSMC, UC Berkeley, Infineon Technologies, Intel, AMD, Samsung Electronics, KAIST, Freescale Semiconductor та інші. ITRS влучно спрогнозував, що такі пристрої будуть наріжним каменем технологій з техпроцесом меншим, ніж 32 nm. Основна перешкода широкому впровадженню — технологічність, оскільки як пласкі, так і непланарні структури представляють значні складнощі, особливо стосовно літографії та створення шаблонів. Інші допоміжні стратегії масштабування пристроїв включають техніку деформації каналів, технологію кремній на ізоляторі та матеріали затвора типу high-k-метал.

МДН транзистори (MOSFET) з подвійними затворами зазвичай використовуються в змішувачах ультракороткохвильового (УКХ) діапазону і у вихідних каскадах підсилювачів УКХ. Їх виготовляють такі виробники, як Motorola, NXP Semiconductors та Hitachi.

Типи

image
Кілька моделей мультизатвору

У літературі описуються десятки різноманітних варіантів мультизатворних транзисторів. Загалом, ці варіанти можуть бути диференційовані та класифіковані за архітектурою (планарний та 3D дизайн) та кількістю каналів/затворів (2, 3 або 4).

Планарний MOSFET з подвійним затвором (DGMOS)

Планарний МОП транзистор з подвійним затвором (DGMOS) виготовляється за звичайними «плоскими» технологіями (шар за шаром) аби уникнути більш жорстких вимог щодо літографії, як при виготовленні 3D структур. У планарних транзисторах з подвійним затвором канал стік-витік проходить між двома незалежно виготовленими затворами, що ізольовані від каналу оксидами. Основним завданням при виготовленні таких конструкцій є досягнення однакової висоти між верхнім та нижнім затвором.

Через 20 років після того, як MOSFET був вперше продемонстрований Мохамедом Аталлою та Доуном Кангом з Bell Labs в 1960 році концепція MOSFET з подвійним затвором була запропонована Тошихіро Секігавою в патенті 1980 року, що описує планарний XMOS транзистор. Секігава виготовив XMOS транзистор разом з Ютакою Хаяші в 1984 році. Вони продемонстрували, що ефект короткого каналу може бути значно зменшений за допомогою сендвічструктури з повністю виснаженого кремнію на ізоляторі (FDSOI) між двома затворами, з'єднаними між собою.

Це надихнуло Френсіса Балестра, Соріна Кристоловеану, М. Бенахіра та Тарека Елева на створення MOSFETy з подвійним затвором з використанням тонких плівок кремнію в 1987 році. Транзистори з подвійним затвором ефективно використовували кремнієву плівку (не тільки площу, а й об'єм) в сильній інверсії (Volume-Inversion MOSFET) або сильному накопиченні (Volume-Accumulation MOSFET). Цей спосіб побудови транзистора, демонстрував хороші електростатичні властивості та масштабованість мультизатворних пристроїв, показав високі електричні параметри транзисторів, особливо значне збільшення підпорогового нахилу, провідності та струму стоку. Для вивчення такого транзистора були використані програма моделювання та експерименти зі структурами SIMOX.

Секігава виготовив XMOS транзистор з довжиною затвору 2 мкм у 1987 році. У 1988 році дослідницька група IBM на чолі з Біджаном Даварі виготовила 180–250 нм пристрої CMOS з подвійним затвором. У 1992 році Секігава виготовив 380 нм пристрій XMOS. У 1998 році Е. Судзукі виготовив 40 нм пристрій XMOS. У дослідженнях і розробках польових транзисторів з подвійним затвором центр уваги поступово змістився від планарної технології, у напрямку до непланарних технологій FinFET (польовий транзистор з вертикальним затвором) та GAAFET (польовий транзистор із затвором типу «увесь навколо»).

FlexFET

FlexFET — це планарний транзистор із подвійним незалежним затвором, металевим верхнім затвором MOSFET та імплантованим JFET нижнім затвором, що розміщений у затворній траншеї. Цей пристрій має високу масштабованість, завдяки не імплантованим надмалим площадкам стоку та витоку; неепітаксійно утвореним стоку та витоку; і затвору, що утворюється в останню чергу. FlexFET — справжній транзистор з подвійним затвором, тому що (1) і верхній, і нижній затвор керують транзистором; і (2) робота затворів поєднана таким чином, що робота верхнього затвора впливає на роботу нижнього затвора і навпаки. FlexFET був розроблений і виробляється American Semiconductor, Inc.

FinFET

image
FinFET структура з подвійним затвором
image
MOSFET SOI FinFET
image
NVIDIA GTX 1070, що використовує 16 нм чип Pascal виробництва TSMC

FinFET (польовий транзистор із вертикальним затвором) — це тип непланарного транзистора, або «3D» транзистора (не плутати з 3D мікрочипами). FinFET — це варіація традиційних MOSFET, яка відрізняється наявністю тонкого інверсійного кремнієвого шару на каналі, що дозволяє затвору розділити канал на дві частини: ліву та праву сторони «плавника». Розмір «плавника» (вимірюється в напрямку від витоку до стоку) визначає ефективну довжину каналу пристрою. Структура затвору, що огортає канал, забезпечує кращий електричний контроль над каналом і, таким чином, допомагає зменшити струм витоку та подолати інші ефекти «короткого каналу».

Перший тип FinFET транзистора був названий «транзистор із збідненим спертим каналом» або «Дельта» транзистор, та вперше був виготовлений 1989 році В кінці 1990 — х років, Діг Хісамото почав співпрацювати з міжнародною командою дослідників, що розвивали технології DELTA, включаючи TSMC і UC Berkeley. У 1998 році команда розробила перші N-канальні FinFET та успішно виготовила пристрої рівня 17 нм процесу. Наступного року вони розробили перші P-канальні FinFET. У документі від грудня 2000 року вони ввели термін «FinFET» (польовий транзистор із вертикальним затвором).

У поточному використанні термін FinFET має менш точне визначення. Виробники мікропроцесорів AMD, IBM і Freescale описують свої розробки пристроїв з подвійним затвором, як розробку FinFET, тоді як Intel уникає використання цього терміну при описі архітектури з потрійним затвором. У технічній літературі термін FinFET використовується дещо загально, для опису будь-якої транзисторної архітектури на основі «плавника», незалежно від кількості затворів.

Перший 25-нанометровий транзистор, що працює всього від 0,7 В, був продемонстрований у грудні 2002 року TSMC. Конструкція «Omega FinFET», названа за схожістю між грецькою літерою «Омега» та формою, яку утворює затвор навколо структури стік — витік та має затримку затвора всього 0,39 пікосекунди (пс) для транзистора N-типу і 0,88 пс для транзистора P-типу.

У 2004 році компанія Samsung продемонструвала дизайн «Bulk FinFET», яка дала змогу масово виробляти пристрої FinFET. Вони продемонстрували динамічну пам'ять з довільним доступом (DRAM) 90 нм на об'ємному FinFET процесі.

У 2011 році Intel продемонструвала транзистори з потрійним затвором, де затвор огортає канал з трьох сторін, що дозволяє підвищити енергоефективність і зменшити затримку затвора, таким чином, збільшити продуктивність, випереджаючи планарні аналоги.

Комерційно виготовлені мікросхеми техпроцесу 22 нм і менше використовували конструкції затворів FinFET. Варіант «Tri-Gate» від Intel на 22 нм техпроцесі був оголошений в 2011 році для мікроархітектури Ivy Bridge. Ці пристрої постачаються з 2012 року.

У 2012 році Intel почала використовувати FinFET для своїх майбутніх комерційних пристроїв. Джерела припускають, що FinFET від Intel має незвичну форму трикутника, а не прямокутник, і припускається, що це тому, що трикутник має більшу структурну міцність і може бути надійніший у виготовленні, або тому, що трикутна призма має більшу площу поверхні на одиницю об'єму, ніж прямокутна призма, тим самим збільшуючи продуктивність комутації.

У вересні 2012 року GlobalFoundries оголосив про плани запропонувати в 2014 році 14-нанометрову технологію виготовлення тривимірних транзисторів FinFET. Наступного місяця компанія конкурент TSMC оголосила про початок раннього або «ризикованого» виробництва 16 нм FinFETS у листопаді 2013 року.

У березні 2014 року TSMC оголосила, що наближається до впровадження декількох техпроцесів виготовлення 16-нм FinFET:

  • 16 нм FinFET (Q4 2014)
  • 16 нм FinFET + (IV квартал 2014 р.)
  • 16 нм FinFET «Turbo» (за оцінками 2015—2016)

AMD випустила графічні процесори, використовуючи архітектуру чипів Polaris створених на 14 нм FinFET у червні 2016 року. Компанія намагалася розробити дизайн, щоб забезпечити «покоління прориву в енергоефективності», пропонуючи також стабільну частоту кадрів для графіки, ігор, віртуальної реальності та мультимедійних додатків.

У березні 2017 року, Samsung і eSilicon оголосили про конвеєрне виробництво 14 нм FinFET ASIC в 2.5D корпусі.

Транзистор з потрійним затвором

Транзистор з потрійним затвором, також відомий як транзистор з трьома затворами — це тип MOSFET із затвором на трьох його сторонах. Транзистор з потрійним затвором був вперше продемонстрований у 1987 році дослідницькою групою Toshiba. Вони зрозуміли, що повністю виснажений (FD fully depleted) кремнієвий канал сприяє поліпшенню перемикання завдяки зменшенню body-ефекту. У 1992 році дослідник IBM Хон-Сум Вонг продемонстрував MOSFET з потрійним затвором.

Intel використовує непланарну технологію у виробництві транзисторів з потрійним затвором, що використовуються в процесорах Ivy Bridge, Haswell і Skylake . Ці транзистори використовують один затвор, розміщений зверху двох вертикальних затворів (суцільний затвор, огортає три сторони каналу), що дозволяє втричі збільшити площу поверхні для впливу електронів. Intel повідомляє, що їхні транзистори з потрійним затвором мають малий струм витоку і споживають набагато менше енергії, ніж прості транзистори. Це дозволяє до 37 % підвищити швидкість або зменшити потужність споживання на рівні 50 % від попереднього типу транзисторів, які використовує Intel.

Intel пояснює: «Поліпшене керування дозволяє збільшити струм транзистора, коли транзистор перебуває у відкритому стані (для продуктивності), і максимально наблизити його до нуля, коли він знаходиться в закритому стані (мінімізувати споживання) і дозволяє транзистору дуже швидко перемикатися між двома станами (знову ж таки, для продуктивності)». Intel заявила, що всі продукти виготовлені після Sandy Bridge будуть ґрунтуватися на цій розробці.

Intel оголосила про цю технологію у вересні 2002 року. Intel анонсувала «транзистори з потрійним затвором», які максимально збільшують «продуктивність комутації транзисторів і зменшують витрату енергії». Через рік, у вересні 2003 року, AMD оголосила, що працює над подібними технологіями на Міжнародній конференції з твердотільних пристроїв та матеріалів. Більше про цю технологію не було чути до оголошення Intel в травні 2011 року, хоча в IDF 2011 було заявлено, що вони демонстрували діючий чип SRAM на основі цієї технології 2009 року.

23 квітня 2012 року Intel випустила нову лінійку процесорів, що отримала назву Ivy Bridge, на якій є транзистори з потрійним затвором. Intel працює над своєю архітектурою з 2002 року, але дата серійного виробництва 2011 рік. Нова архітектура транзистора була описана 4 травня 2011 року в Сан-Франциско. Очікується, що фабрики Intel проведуть модернізацію протягом 2011 та 2012 років, щоб мати можливість виробляти процесори Ivy Bridge. Окрім того, що вони будуть використовуватися в чипах Ivy Bridge від Intel для настільних ПК, нові транзистори також будуть використовуватися в мікросхемах Atom Intel для мобільних пристроїв.

Термін «потрійний затвор» іноді вживається як узагальнення для позначення будь-якого мультизатворного FET з трьома ефективними затворами або каналами.

Польовий транзистор із затвором типу «увесь навколо» (GAAFET)

Польовий транзистор із затвором типу «увесь навколо» (GAAFET — gate-all-around (GAA) FET), також відомий як (SGT — surrounding-gate transistor), за концепцією схожий на FinFET, за винятком того, що затвор оточує область каналу з усіх сторін. Залежно від дизайну GAAFET можуть мати два або чотири ефективні затвори. Польові транзистори із затвором типу «увесь навколо» були успішно описані як теоретично, так і експериментально. Також вони були успішно виготовлені на нанодротах InGaAs, які мають більш високу рухливість електронів, ніж кремній.

GAAFET був вперше продемонстрований у 1988 році дослідницькою командою Toshiba, яка продемонструвала вертикальний нанодріт GAAFET, який вони назвали «транзистором з затвором, що оточує» (SGT). Масуока, відомий як винахідник флеш-пам'яті, пізніше покинув Toshiba і заснував Unisantis Electronics у 2004 році для дослідження технологій затворів, що оточують разом з університетом Тохоку. У 2006 році команда корейських дослідників з Корейського інституту науково-технічного розвитку (KAIST) та Національного центру нанотехнологій розробила 3 нм транзистор, найменший наноелектронний пристрій у світі, заснований на технології FinFET « увесь навколо» (GAA).

Польовий транзистор з мультимостовим каналом (MBC) FET

Польовий транзистор з мультимостовим каналом (MBC) FET схожий на GAAFET за винятком використання наношарів замість нанопроводів.

Ринкова необхідність

Планарні транзистори вже кілька десятиліть є ядром інтегральних мікросхем, протягом яких розмір окремих транзисторів постійно зменшується. Зі зменшенням розміру планарні транзистори все частіше страждають від небажаних ефектів короткого каналу, струму витоку у закритому стані.

У мультизатворному транзисторі канал оточений кількома затворами на кількох поверхнях. Таким чином, він забезпечує кращий електричний контроль над каналом, що дозволяє більш ефективно зменшувати струм витоку в закритому стані. Також кілька затворів дозволяють збільшити струм у відкритому стані. Транзистори з мультизатвором також забезпечують кращу аналогову продуктивність за рахунок більшого коефіцієнту підсилення та кращого керування каналом по всій довжині. Завдяки цьому ми спостерігаємо зниження енергоспоживання та підвищення продуктивності пристрою. Непланарні транзистори також є більш компактними, ніж звичайні плоскі, що забезпечує більш високу щільність транзисторів, що призводить до зменшення інтегральних схем.

Інтеграційні виклики

Основними проблемами інтеграції непланарних пристроїв з мультизатворами в звичайні процеси виробництва напівпровідників є:

  • Виготовлення тонкого кремнієвого «плавника» в десятки нанометрів завширшки
  • Виготовлення об'єднаних затворів на декількох сторонах «плавника»

Компактне моделювання

image
Різні структури FinFET, які можна моделювати за допомогою BSIM-CMG

BSIMCMG106.0.0, офіційно представлений 1 березня 2012 року Каліфорнійським Університетом Berkeley BSIM Group, є першою стандартною моделлю для FinFET. BSIM-CMG реалізований у Verilog-A. Фізичні дані на основі поверхневого потенціалу отримані моделі як для внутрішніх, так і для зовнішніх шарів легованої речовини. Поверхневі потенціали на краях витоку та стоку розраховуються аналітично виходячи з сильнозбідненого матеріалу та квантово-механічного впливу. Ефект збагачення донорними домішками враховується використовуючи складніший підхід. Аналітичні рішення щодо поверхневого потенціалу тісно узгоджується з результатами 2D моделювання. Якщо концентрація донорних домішок є досить низькою, щоб ними нехтувати, обчислювальну ефективність можна підвищити, встановивши відповідну позначку (COREMOD = 1).

Ця модель враховує усі особливості поведінки мультизатворних транзисторів. Об'ємна інверсія врахована в рівнянні Пуассона. Аналіз електростатичного потенціалу в мультизатворних MOSFET породив рівняння для короткоканальних ефектів. Додатковий електростатичний контроль з бокових затворів (верхній-нижній затвор) (потрійний або квадрозатвор) також врахований у короткоканальній моделі.

Див. також

Джерела

  1. Risch, L. «Pushing CMOS Beyond the Roadmap», Proceedings of ESSCIRC, 2005, p. 63.
  2. . Doc.chipfind.ru. Архів оригіналу за 9 квітня 2020. Процитовано 10 березня 2014.
  3. . Alldatasheet.com. Архів оригіналу за 9 квітня 2020. Процитовано 10 березня 2014.
  4. (PDF). Архів оригіналу (PDF) за 9 квітня 2020. Процитовано 10 травня 2015.
  5. Wong, H-S.; Chan, K.; Taur, Y. (10 грудня 1997). Self-aligned (top and bottom) double-gate MOSFET with a 25 nm thick silicon channel. с. 427—430. doi:10.1109/IEDM.1997.650416. ISBN . ISSN 0163-1918. {{}}: Проігноровано |journal= ()
  6. . The Silicon Engine. Computer History Museum. Архів оригіналу за 17 жовтня 2021. Процитовано 25 вересня 2019.
  7. Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki (23 лютого 2003). (PDF). TechConnect Briefs. 2 (2003): 330—333. Архів оригіналу (PDF) за 26 вересня 2019. Процитовано 28 грудня 2019.
  8. Colinge, J.P. (2008). . Springer Science & Business Media. с. 11 & 39. ISBN . Архів оригіналу за 29 лютого 2020. Процитовано 28 грудня 2019.
  9. Sekigawa, Toshihiro; Hayashi, Yutaka (August 1984). Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate. Solid-State Electronics. 27 (8): 827—828. Bibcode:1984SSEle..27..827S. doi:10.1016/0038-1101(84)90036-4. ISSN 0038-1101.
  10. Balestra, Francis; Cristoloveanu, Sorin; Benachir, M.; Elewa, Tarek; Brini, Jean (September 1987). Double-gate silicon-on-insulator transistor with volume inversion: A new device with greatly enhanced performance. IEEE Electron Device Letters. 8 (9): 410—412. Bibcode:1987IEDL....8..410B. doi:10.1109/EDL.1987.26677. ISSN 0741-3106.
  11. Davari, Bijan; Chang, Wen-Hsing; Wordeman, Matthew R.; Oh, C. S.; Taur, Yuan; Petrillo, Karen E.; Rodriguez, M. D. (December 1988). A high performance 0.25 mu m CMOS technology. Technical Digest., International Electron Devices Meeting: 56—59. doi:10.1109/IEDM.1988.32749.
  12. Davari, Bijan; Wong, C. Y.; Sun, Jack Yuan-Chen; Taur, Yuan (December 1988). Doping of n/sup +/ and p/sup +/ polysilicon in a dual-gate CMOS process. Technical Digest., International Electron Devices Meeting: 238—241. doi:10.1109/IEDM.1988.32800.
  13. . . 26 квітня 2017. Архів оригіналу за 4 липня 2019. Процитовано 4 липня 2019.
  14. . . Institute of Electrical and Electronics Engineers. Архів оригіналу за 4 липня 2019. Процитовано 4 липня 2019.
  15. Hisamoto, D.; Kaga, T.; Kawamoto, Y.; Takeda, E. (December 1989). A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET. International Technical Digest on Electron Devices Meeting: 833—836. doi:10.1109/IEDM.1989.74182.
  16. (11 червня 2012). . University of California, Berkeley. Symposium on VLSI Technology Short Course. Архів оригіналу за 18 вересня 2016. Процитовано 9 липня 2019.
  17. Hisamoto, Digh; ; Bokor, J.; King, Tsu-Jae; Anderson, E. та ін. (December 2000). FinFET-a self-aligned double-gate MOSFET scalable to 20 nm. IEEE Transactions on Electron Devices. 47 (12): 2320—2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204. doi:10.1109/16.887014.
  18. . Amd.com. 10 вересня 2002. Архів оригіналу за 13 травня 2010. Процитовано 7 липня 2015.
  19. . Intel.com. Архів оригіналу за 3 вересня 2011. Процитовано 10 березня 2014.
  20. . EE Times. Архів оригіналу за 31 травня 2013. Процитовано 10 березня 2014.
  21. . EE Times. Архів оригіналу за 2 лютого 2013. Процитовано 10 березня 2014.
  22. . EE Times. Архів оригіналу за 1 листопада 2012. Процитовано 10 березня 2014.
  23. . DIGITIMES. Архів оригіналу за 28 грудня 2019. Процитовано 31 березня 2014.
  24. Smith, Ryan. . Архів оригіналу за 2 листопада 2019. Процитовано 3 червня 2018.
  25. . AMD. Архів оригіналу за 13 квітня 2016. Процитовано 4 січня 2016.
  26. . 22 березня 2017. Архів оригіналу за 28 грудня 2019. Процитовано 28 грудня 2019.
  27. . 22 березня 2017. Архів оригіналу за 28 грудня 2019. Процитовано 28 грудня 2019.
  28. Colinge, J.P. (2008). (PDF). . с. 12. ISBN . Архів оригіналу (PDF) за 17 липня 2019. Процитовано 28 грудня 2019.
  29. Hieda, K.; Horiguchi, Fumio; Watanabe, H.; Sunouchi, Kazumasa; Inoue, I.; Hamamoto, Takeshi (December 1987). New effects of trench isolated transistor using side-wall gates. 1987 International Electron Devices Meeting: 736—739. doi:10.1109/IEDM.1987.191536.
  30. Brozek, Tomasz (2017). . CRC Press. с. 116—7. ISBN . Архів оригіналу за 26 липня 2020. Процитовано 28 грудня 2019.
  31. Wong, Hon-Sum (December 1992). Gate-current injection and surface impact ionization in MOSFET's with a gate induced virtual drain. 1992 International Technical Digest on Electron Devices Meeting: 151—154. doi:10.1109/IEDM.1992.307330. ISBN .
  32. Cartwright J. (2011). . Nature. doi:10.1038/news.2011.274. Архів оригіналу за 17 вересня 2020. Процитовано 10 травня 2015.
  33. Below 22nm, spacers get unconventional: Interview with ASM. ELECTROIQ. Процитовано 4 травня 2011.
  34. High Performance Non-Planar Tri-gate Transistor Architecture [ 17 вересня 2020 у Wayback Machine.]; Dr. Gerald Marcyk. Intel, 2002
  35. . Xbitlabs.com. Архів оригіналу за 10 березня 2014. Процитовано 10 березня 2014.
  36. . DailyTech. Архів оригіналу за 10 березня 2014. Процитовано 10 березня 2014.
  37. Miller, Michael J. . PC Magazine. Архів оригіналу за 28 грудня 2019. Процитовано 28 грудня 2019.
  38. . Intel. Архів оригіналу за 19 січня 2016. Процитовано 5 квітня 2011.
  39. . Ars Technica. 5 травня 2011. Архів оригіналу за 5 травня 2011. Процитовано 7 травня 2011.
  40. Murray, Matthew (4 травня 2011). . PC Magazine. Архів оригіналу за 7 травня 2011. Процитовано 7 травня 2011.
  41. Claeys, C.; Murota, J.; Tao, M.; Iwai, H.; Deleonibus, S. (2015). . . с. 109. ISBN . Архів оригіналу за 15 вересня 2020. Процитовано 28 грудня 2019.
  42. Ishikawa, Fumitaro; Buyanova, Irina (2017). . CRC Press. с. 457. ISBN . Архів оригіналу за 6 серпня 2020. Процитовано 28 грудня 2019.
  43. Singh, N.; Agarwal, A.; Bera, L. K.; Liow, T. Y.; Yang, R.; Rustagi, S. C.; Tung, C. H.; Kumar, R.; Lo, G. Q. (2006). High-Performance fully depleted Silicon Nanowire Gate-All-Around CMOS devices. IEEE Electron Device Letters. 27 (5): 383—386. Bibcode:2006IEDL...27..383S. doi:10.1109/LED.2006.873381. ISSN 0741-3106.
  44. Dastjerdy, E.; Ghayour, R.; Sarvari, H. (August 2012). Simulation and analysis of the frequency performance of a new silicon nanowire MOSFET structure. Physica E. 45: 66—71. Bibcode:2012PhyE...45...66D. doi:10.1016/j.physe.2012.07.007.
  45. Gu, J. J.; Liu, Y. Q.; Wu, Y. Q.; Colby, R.; Gordon, R. G.; Ye, P. D. (December 2011). (PDF). 2011 International Electron Devices Meeting: 33.2.1–33.2.4. arXiv:1112.3573. Bibcode:2011arXiv1112.3573G. doi:10.1109/IEDM.2011.6131662. Архів оригіналу (PDF) за 10 грудня 2020. Процитовано 10 травня 2015.
  46. Masuoka, Fujio; Takato, Hiroshi; Sunouchi, Kazumasa; Okabe, N.; Nitayama, Akihiro; Hieda, K.; Horiguchi, Fumio (December 1988). High performance CMOS surrounding-gate transistor (SGT) for ultra high density LSIs. Technical Digest., International Electron Devices Meeting: 222—225. doi:10.1109/IEDM.1988.32796.
  47. Brozek, Tomasz (2017). . CRC Press. с. 117. ISBN . Архів оригіналу за 28 серпня 2019. Процитовано 28 грудня 2019.
  48. . Unisantis Electronics. Архів оригіналу за 22 лютого 2007. Процитовано 17 липня 2019.
  49. , Nanoparticle News, 1 квітня 2006, архів оригіналу за 6 November 2012
  50. Lee, Hyunjin та ін. (2006), Sub-5nm All-Around Gate FinFET for Ultimate Scaling, Symposium on VLSI Technology, 2006: 58—59, doi:10.1109/VLSIT.2006.1705215, ISBN 
  51. Cutress, Ian. . www.anandtech.com. Архів оригіналу за 14 жовтня 2019. Процитовано 28 грудня 2019.
  52. Subramanian V (2010). . IETE Technical Review. 27 (6): 446—454. doi:10.4103/0256-4602.72582. Архів оригіналу за 23 березня 2012.{{}}: Обслуговування CS1: Сторінки із непозначеним DOI з безкоштовним доступом ()
  53. Subramanian (5 грудня 2005). Device and circuit-level analog performance trade-offs: a comparative study of planar bulk FETs versus FinFETs. Electron Devices Meeting, 2005. IEDM Technical Digest. IEEE International: 898—901.
  54. . UC Berkeley. Архів оригіналу за 21 липня 2012.

Посилання

  • Omega FinFET (TSMC) [ 29 вересня 2007 у Wayback Machine.]
  • Відео Intel, що пояснюють 3D («Tri-Gate») мікросхему та транзисторну конструкцію, використані в 22 нм архітектура Ivy Bridge на YouTube
На цю статтю не посилаються інші статті Вікіпедії.
Будь ласка розставте посилання відповідно до .

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

Multizatvornij polovij tranzistor MuGFET abo multizatvornij MOSFET vidnositsya do MDN tranzistoriv polovij tranzistor metal oksid napivprovidnik yakij maye bilshe odnogo zatvora v odnomu pristroyi Kilka zatvoriv mozhut keruvatis odnim elektrodom zatvora v takomu vikonanni kilka poverhon zatvora diyut yak odin zatvor Mulitizatvornij polovij tranzistor sho maye vivodi nezalezhnih zatvoriv inodi nazivayut polovim tranzistorom iz nezalezhnim multizatvorom MIGFET Najposhirenishimi pristroyami z multizatvorami ye FinFET polovij tranzistor iz vertikalnim zatvorom ta GAAFET polovij tranzistor iz zatvorom uves navkolo gate all around field effect transisto yaki ye neplanarnimi tranzistorami abo 3D tranzistorami MOSFET z dvoma zatvorami ta jogo shematichne zobrazhennya na shemah Multizatvorni tranzistori odin z dekilkoh tehnologij sho rozroblyayutsya virobnikami napivprovidnikiv MON dlya stvorennya vse menshih mikroprocesoriv i komirok pam yati cej proces opisuyetsya zakonom Mura Pro zusillya v rozrobci multizatvornih tranzistoriv povidomili en Toshiba Grenoble INP Hitachi IBM TSMC UC Berkeley Infineon Technologies Intel AMD Samsung Electronics KAIST Freescale Semiconductor ta inshi ITRS vluchno sprognozuvav sho taki pristroyi budut narizhnim kamenem tehnologij z tehprocesom menshim nizh 32 nm Osnovna pereshkoda shirokomu vprovadzhennyu tehnologichnist oskilki yak plaski tak i neplanarni strukturi predstavlyayut znachni skladnoshi osoblivo stosovno litografiyi ta stvorennya shabloniv Inshi dopomizhni strategiyi masshtabuvannya pristroyiv vklyuchayut tehniku deformaciyi kanaliv tehnologiyu kremnij na izolyatori ta materiali zatvora tipu high k metal MDN tranzistori MOSFET z podvijnimi zatvorami zazvichaj vikoristovuyutsya v zmishuvachah ultrakorotkohvilovogo UKH diapazonu i u vihidnih kaskadah pidsilyuvachiv UKH Yih vigotovlyayut taki virobniki yak Motorola NXP Semiconductors ta Hitachi TipiKilka modelej multizatvoru U literaturi opisuyutsya desyatki riznomanitnih variantiv multizatvornih tranzistoriv Zagalom ci varianti mozhut buti diferencijovani ta klasifikovani za arhitekturoyu planarnij ta 3D dizajn ta kilkistyu kanaliv zatvoriv 2 3 abo 4 Planarnij MOSFET z podvijnim zatvorom DGMOS Planarnij MOP tranzistor z podvijnim zatvorom DGMOS vigotovlyayetsya za zvichajnimi ploskimi tehnologiyami shar za sharom abi uniknuti bilsh zhorstkih vimog shodo litografiyi yak pri vigotovlenni 3D struktur U planarnih tranzistorah z podvijnim zatvorom kanal stik vitik prohodit mizh dvoma nezalezhno vigotovlenimi zatvorami sho izolovani vid kanalu oksidami Osnovnim zavdannyam pri vigotovlenni takih konstrukcij ye dosyagnennya odnakovoyi visoti mizh verhnim ta nizhnim zatvorom Cherez 20 rokiv pislya togo yak MOSFET buv vpershe prodemonstrovanij Mohamedom Atalloyu ta Dounom Kangom z Bell Labs v 1960 roci koncepciya MOSFET z podvijnim zatvorom bula zaproponovana Toshihiro Sekigavoyu v patenti 1980 roku sho opisuye planarnij XMOS tranzistor Sekigava vigotoviv XMOS tranzistor razom z Yutakoyu Hayashi v 1984 roci Voni prodemonstruvali sho efekt korotkogo kanalu mozhe buti znachno zmenshenij za dopomogoyu sendvichstrukturi z povnistyu visnazhenogo kremniyu na izolyatori FDSOI mizh dvoma zatvorami z yednanimi mizh soboyu Ce nadihnulo Frensisa Balestra Sorina Kristoloveanu M Benahira ta Tareka Eleva na stvorennya MOSFETy z podvijnim zatvorom z vikoristannyam tonkih plivok kremniyu v 1987 roci Tranzistori z podvijnim zatvorom efektivno vikoristovuvali kremniyevu plivku ne tilki ploshu a j ob yem v silnij inversiyi Volume Inversion MOSFET abo silnomu nakopichenni Volume Accumulation MOSFET Cej sposib pobudovi tranzistora demonstruvav horoshi elektrostatichni vlastivosti ta masshtabovanist multizatvornih pristroyiv pokazav visoki elektrichni parametri tranzistoriv osoblivo znachne zbilshennya pidporogovogo nahilu providnosti ta strumu stoku Dlya vivchennya takogo tranzistora buli vikoristani programa modelyuvannya ta eksperimenti zi strukturami SIMOX Sekigava vigotoviv XMOS tranzistor z dovzhinoyu zatvoru 2 mkm u 1987 roci U 1988 roci doslidnicka grupa IBM na choli z Bidzhanom Davari vigotovila 180 250 nm pristroyi CMOS z podvijnim zatvorom U 1992 roci Sekigava vigotoviv 380 nm pristrij XMOS U 1998 roci E Sudzuki vigotoviv 40 nm pristrij XMOS U doslidzhennyah i rozrobkah polovih tranzistoriv z podvijnim zatvorom centr uvagi postupovo zmistivsya vid planarnoyi tehnologiyi u napryamku do neplanarnih tehnologij FinFET polovij tranzistor z vertikalnim zatvorom ta GAAFET polovij tranzistor iz zatvorom tipu uves navkolo FlexFET FlexFET ce planarnij tranzistor iz podvijnim nezalezhnim zatvorom metalevim verhnim zatvorom MOSFET ta implantovanim JFET nizhnim zatvorom sho rozmishenij u zatvornij transheyi Cej pristrij maye visoku masshtabovanist zavdyaki ne implantovanim nadmalim ploshadkam stoku ta vitoku neepitaksijno utvorenim stoku ta vitoku i zatvoru sho utvoryuyetsya v ostannyu chergu FlexFET spravzhnij tranzistor z podvijnim zatvorom tomu sho 1 i verhnij i nizhnij zatvor keruyut tranzistorom i 2 robota zatvoriv poyednana takim chinom sho robota verhnogo zatvora vplivaye na robotu nizhnogo zatvora i navpaki FlexFET buv rozroblenij i viroblyayetsya American Semiconductor Inc FinFETFinFET struktura z podvijnim zatvoromMOSFET SOI FinFETNVIDIA GTX 1070 sho vikoristovuye 16 nm chip Pascal virobnictva TSMC FinFET polovij tranzistor iz vertikalnim zatvorom ce tip neplanarnogo tranzistora abo 3D tranzistora ne plutati z 3D mikrochipami FinFET ce variaciya tradicijnih MOSFET yaka vidriznyayetsya nayavnistyu tonkogo inversijnogo kremniyevogo sharu na kanali sho dozvolyaye zatvoru rozdiliti kanal na dvi chastini livu ta pravu storoni plavnika Rozmir plavnika vimiryuyetsya v napryamku vid vitoku do stoku viznachaye efektivnu dovzhinu kanalu pristroyu Struktura zatvoru sho ogortaye kanal zabezpechuye krashij elektrichnij kontrol nad kanalom i takim chinom dopomagaye zmenshiti strum vitoku ta podolati inshi efekti korotkogo kanalu Pershij tip FinFET tranzistora buv nazvanij tranzistor iz zbidnenim spertim kanalom abo Delta tranzistor ta vpershe buv vigotovlenij 1989 roci V kinci 1990 h rokiv Dig Hisamoto pochav spivpracyuvati z mizhnarodnoyu komandoyu doslidnikiv sho rozvivali tehnologiyi DELTA vklyuchayuchi TSMC i UC Berkeley U 1998 roci komanda rozrobila pershi N kanalni FinFET ta uspishno vigotovila pristroyi rivnya 17 nm procesu Nastupnogo roku voni rozrobili pershi P kanalni FinFET U dokumenti vid grudnya 2000 roku voni vveli termin FinFET polovij tranzistor iz vertikalnim zatvorom U potochnomu vikoristanni termin FinFET maye mensh tochne viznachennya Virobniki mikroprocesoriv AMD IBM i Freescale opisuyut svoyi rozrobki pristroyiv z podvijnim zatvorom yak rozrobku FinFET todi yak Intel unikaye vikoristannya cogo terminu pri opisi arhitekturi z potrijnim zatvorom U tehnichnij literaturi termin FinFET vikoristovuyetsya desho zagalno dlya opisu bud yakoyi tranzistornoyi arhitekturi na osnovi plavnika nezalezhno vid kilkosti zatvoriv Pershij 25 nanometrovij tranzistor sho pracyuye vsogo vid 0 7 V buv prodemonstrovanij u grudni 2002 roku TSMC Konstrukciya Omega FinFET nazvana za shozhistyu mizh greckoyu literoyu Omega ta formoyu yaku utvoryuye zatvor navkolo strukturi stik vitik ta maye zatrimku zatvora vsogo 0 39 pikosekundi ps dlya tranzistora N tipu i 0 88 ps dlya tranzistora P tipu U 2004 roci kompaniya Samsung prodemonstruvala dizajn Bulk FinFET yaka dala zmogu masovo viroblyati pristroyi FinFET Voni prodemonstruvali dinamichnu pam yat z dovilnim dostupom DRAM 90 nm na ob yemnomu FinFET procesi U 2011 roci Intel prodemonstruvala tranzistori z potrijnim zatvorom de zatvor ogortaye kanal z troh storin sho dozvolyaye pidvishiti energoefektivnist i zmenshiti zatrimku zatvora takim chinom zbilshiti produktivnist viperedzhayuchi planarni analogi Komercijno vigotovleni mikroshemi tehprocesu 22 nm i menshe vikoristovuvali konstrukciyi zatvoriv FinFET Variant Tri Gate vid Intel na 22 nm tehprocesi buv ogoloshenij v 2011 roci dlya mikroarhitekturi Ivy Bridge Ci pristroyi postachayutsya z 2012 roku U 2012 roci Intel pochala vikoristovuvati FinFET dlya svoyih majbutnih komercijnih pristroyiv Dzherela pripuskayut sho FinFET vid Intel maye nezvichnu formu trikutnika a ne pryamokutnik i pripuskayetsya sho ce tomu sho trikutnik maye bilshu strukturnu micnist i mozhe buti nadijnishij u vigotovlenni abo tomu sho trikutna prizma maye bilshu ploshu poverhni na odinicyu ob yemu nizh pryamokutna prizma tim samim zbilshuyuchi produktivnist komutaciyi U veresni 2012 roku GlobalFoundries ogolosiv pro plani zaproponuvati v 2014 roci 14 nanometrovu tehnologiyu vigotovlennya trivimirnih tranzistoriv FinFET Nastupnogo misyacya kompaniya konkurent TSMC ogolosila pro pochatok rannogo abo rizikovanogo virobnictva 16 nm FinFETS u listopadi 2013 roku U berezni 2014 roku TSMC ogolosila sho nablizhayetsya do vprovadzhennya dekilkoh tehprocesiv vigotovlennya 16 nm FinFET 16 nm FinFET Q4 2014 16 nm FinFET IV kvartal 2014 r 16 nm FinFET Turbo za ocinkami 2015 2016 AMD vipustila grafichni procesori vikoristovuyuchi arhitekturu chipiv Polaris stvorenih na 14 nm FinFET u chervni 2016 roku Kompaniya namagalasya rozrobiti dizajn shob zabezpechiti pokolinnya prorivu v energoefektivnosti proponuyuchi takozh stabilnu chastotu kadriv dlya grafiki igor virtualnoyi realnosti ta multimedijnih dodatkiv U berezni 2017 roku Samsung i eSilicon ogolosili pro konveyerne virobnictvo 14 nm FinFET ASIC v 2 5D korpusi Tranzistor z potrijnim zatvorom Tranzistor z potrijnim zatvorom takozh vidomij yak tranzistor z troma zatvorami ce tip MOSFET iz zatvorom na troh jogo storonah Tranzistor z potrijnim zatvorom buv vpershe prodemonstrovanij u 1987 roci doslidnickoyu grupoyu Toshiba Voni zrozumili sho povnistyu visnazhenij FD fully depleted kremniyevij kanal spriyaye polipshennyu peremikannya zavdyaki zmenshennyu body efektu U 1992 roci doslidnik IBM Hon Sum Vong prodemonstruvav MOSFET z potrijnim zatvorom Intel vikoristovuye neplanarnu tehnologiyu u virobnictvi tranzistoriv z potrijnim zatvorom sho vikoristovuyutsya v procesorah Ivy Bridge Haswell i Skylake Ci tranzistori vikoristovuyut odin zatvor rozmishenij zverhu dvoh vertikalnih zatvoriv sucilnij zatvor ogortaye tri storoni kanalu sho dozvolyaye vtrichi zbilshiti ploshu poverhni dlya vplivu elektroniv Intel povidomlyaye sho yihni tranzistori z potrijnim zatvorom mayut malij strum vitoku i spozhivayut nabagato menshe energiyi nizh prosti tranzistori Ce dozvolyaye do 37 pidvishiti shvidkist abo zmenshiti potuzhnist spozhivannya na rivni 50 vid poperednogo tipu tranzistoriv yaki vikoristovuye Intel Intel poyasnyuye Polipshene keruvannya dozvolyaye zbilshiti strum tranzistora koli tranzistor perebuvaye u vidkritomu stani dlya produktivnosti i maksimalno nabliziti jogo do nulya koli vin znahoditsya v zakritomu stani minimizuvati spozhivannya i dozvolyaye tranzistoru duzhe shvidko peremikatisya mizh dvoma stanami znovu zh taki dlya produktivnosti Intel zayavila sho vsi produkti vigotovleni pislya Sandy Bridge budut gruntuvatisya na cij rozrobci Intel ogolosila pro cyu tehnologiyu u veresni 2002 roku Intel anonsuvala tranzistori z potrijnim zatvorom yaki maksimalno zbilshuyut produktivnist komutaciyi tranzistoriv i zmenshuyut vitratu energiyi Cherez rik u veresni 2003 roku AMD ogolosila sho pracyuye nad podibnimi tehnologiyami na Mizhnarodnij konferenciyi z tverdotilnih pristroyiv ta materialiv Bilshe pro cyu tehnologiyu ne bulo chuti do ogoloshennya Intel v travni 2011 roku hocha v IDF 2011 bulo zayavleno sho voni demonstruvali diyuchij chip SRAM na osnovi ciyeyi tehnologiyi 2009 roku 23 kvitnya 2012 roku Intel vipustila novu linijku procesoriv sho otrimala nazvu Ivy Bridge na yakij ye tranzistori z potrijnim zatvorom Intel pracyuye nad svoyeyu arhitekturoyu z 2002 roku ale data serijnogo virobnictva 2011 rik Nova arhitektura tranzistora bula opisana 4 travnya 2011 roku v San Francisko Ochikuyetsya sho fabriki Intel provedut modernizaciyu protyagom 2011 ta 2012 rokiv shob mati mozhlivist viroblyati procesori Ivy Bridge Okrim togo sho voni budut vikoristovuvatisya v chipah Ivy Bridge vid Intel dlya nastilnih PK novi tranzistori takozh budut vikoristovuvatisya v mikroshemah Atom Intel dlya mobilnih pristroyiv Termin potrijnij zatvor inodi vzhivayetsya yak uzagalnennya dlya poznachennya bud yakogo multizatvornogo FET z troma efektivnimi zatvorami abo kanalami Polovij tranzistor iz zatvorom tipu uves navkolo GAAFET Polovij tranzistor iz zatvorom tipu uves navkolo GAAFET gate all around GAA FET takozh vidomij yak SGT surrounding gate transistor za koncepciyeyu shozhij na FinFET za vinyatkom togo sho zatvor otochuye oblast kanalu z usih storin Zalezhno vid dizajnu GAAFET mozhut mati dva abo chotiri efektivni zatvori Polovi tranzistori iz zatvorom tipu uves navkolo buli uspishno opisani yak teoretichno tak i eksperimentalno Takozh voni buli uspishno vigotovleni na nanodrotah InGaAs yaki mayut bilsh visoku ruhlivist elektroniv nizh kremnij GAAFET buv vpershe prodemonstrovanij u 1988 roci doslidnickoyu komandoyu Toshiba yaka prodemonstruvala vertikalnij nanodrit GAAFET yakij voni nazvali tranzistorom z zatvorom sho otochuye SGT Masuoka vidomij yak vinahidnik flesh pam yati piznishe pokinuv Toshiba i zasnuvav Unisantis Electronics u 2004 roci dlya doslidzhennya tehnologij zatvoriv sho otochuyut razom z universitetom Tohoku U 2006 roci komanda korejskih doslidnikiv z Korejskogo institutu naukovo tehnichnogo rozvitku KAIST ta Nacionalnogo centru nanotehnologij rozrobila 3 nm tranzistor najmenshij nanoelektronnij pristrij u sviti zasnovanij na tehnologiyi FinFET uves navkolo GAA Polovij tranzistor z multimostovim kanalom MBC FET Polovij tranzistor z multimostovim kanalom MBC FET shozhij na GAAFET za vinyatkom vikoristannya nanoshariv zamist nanoprovodiv Rinkova neobhidnistPlanarni tranzistori vzhe kilka desyatilit ye yadrom integralnih mikroshem protyagom yakih rozmir okremih tranzistoriv postijno zmenshuyetsya Zi zmenshennyam rozmiru planarni tranzistori vse chastishe strazhdayut vid nebazhanih efektiv korotkogo kanalu strumu vitoku u zakritomu stani U multizatvornomu tranzistori kanal otochenij kilkoma zatvorami na kilkoh poverhnyah Takim chinom vin zabezpechuye krashij elektrichnij kontrol nad kanalom sho dozvolyaye bilsh efektivno zmenshuvati strum vitoku v zakritomu stani Takozh kilka zatvoriv dozvolyayut zbilshiti strum u vidkritomu stani Tranzistori z multizatvorom takozh zabezpechuyut krashu analogovu produktivnist za rahunok bilshogo koeficiyentu pidsilennya ta krashogo keruvannya kanalom po vsij dovzhini Zavdyaki comu mi sposterigayemo znizhennya energospozhivannya ta pidvishennya produktivnosti pristroyu Neplanarni tranzistori takozh ye bilsh kompaktnimi nizh zvichajni ploski sho zabezpechuye bilsh visoku shilnist tranzistoriv sho prizvodit do zmenshennya integralnih shem Integracijni vikliki Osnovnimi problemami integraciyi neplanarnih pristroyiv z multizatvorami v zvichajni procesi virobnictva napivprovidnikiv ye Vigotovlennya tonkogo kremniyevogo plavnika v desyatki nanometriv zavshirshki Vigotovlennya ob yednanih zatvoriv na dekilkoh storonah plavnika Kompaktne modelyuvannyaRizni strukturi FinFET yaki mozhna modelyuvati za dopomogoyu BSIM CMG BSIMCMG106 0 0 oficijno predstavlenij 1 bereznya 2012 roku Kalifornijskim Universitetom Berkeley BSIM Group ye pershoyu standartnoyu modellyu dlya FinFET BSIM CMG realizovanij u Verilog A Fizichni dani na osnovi poverhnevogo potencialu otrimani modeli yak dlya vnutrishnih tak i dlya zovnishnih shariv legovanoyi rechovini Poverhnevi potenciali na krayah vitoku ta stoku rozrahovuyutsya analitichno vihodyachi z silnozbidnenogo materialu ta kvantovo mehanichnogo vplivu Efekt zbagachennya donornimi domishkami vrahovuyetsya vikoristovuyuchi skladnishij pidhid Analitichni rishennya shodo poverhnevogo potencialu tisno uzgodzhuyetsya z rezultatami 2D modelyuvannya Yaksho koncentraciya donornih domishok ye dosit nizkoyu shob nimi nehtuvati obchislyuvalnu efektivnist mozhna pidvishiti vstanovivshi vidpovidnu poznachku COREMOD 1 Cya model vrahovuye usi osoblivosti povedinki multizatvornih tranzistoriv Ob yemna inversiya vrahovana v rivnyanni Puassona Analiz elektrostatichnogo potencialu v multizatvornih MOSFET porodiv rivnyannya dlya korotkokanalnih efektiv Dodatkovij elektrostatichnij kontrol z bokovih zatvoriv verhnij nizhnij zatvor potrijnij abo kvadrozatvor takozh vrahovanij u korotkokanalnij modeli Div takozh en Napivprovidnikovi priladi Clock gating High k dielektrik en en Imersijna litografiya en Shemi nadvelikogo rivnya integraciyi VLSI Nejromorfni obchislennya Bit slicing 3D druk Silicon on insulator SOI MOSFET Tranzistor iz plavnim zatvorom Tranzistor en Tranzistor z visokoyu ruhlivistyu elektroniv Field effect transistor JFET en en Memristor Kvantova shema Kvantovij ventil Tranzistorna model en DzherelaRisch L Pushing CMOS Beyond the Roadmap Proceedings of ESSCIRC 2005 p 63 Doc chipfind ru Arhiv originalu za 9 kvitnya 2020 Procitovano 10 bereznya 2014 Alldatasheet com Arhiv originalu za 9 kvitnya 2020 Procitovano 10 bereznya 2014 PDF Arhiv originalu PDF za 9 kvitnya 2020 Procitovano 10 travnya 2015 Wong H S Chan K Taur Y 10 grudnya 1997 Self aligned top and bottom double gate MOSFET with a 25 nm thick silicon channel s 427 430 doi 10 1109 IEDM 1997 650416 ISBN 978 0 7803 4100 5 ISSN 0163 1918 a href wiki D0 A8 D0 B0 D0 B1 D0 BB D0 BE D0 BD Cite book title Shablon Cite book cite book a Proignorovano journal dovidka The Silicon Engine Computer History Museum Arhiv originalu za 17 zhovtnya 2021 Procitovano 25 veresnya 2019 Koike Hanpei Nakagawa Tadashi Sekigawa Toshiro Suzuki E Tsutsumi Toshiyuki 23 lyutogo 2003 PDF TechConnect Briefs 2 2003 330 333 Arhiv originalu PDF za 26 veresnya 2019 Procitovano 28 grudnya 2019 Colinge J P 2008 Springer Science amp Business Media s 11 amp 39 ISBN 9780387717517 Arhiv originalu za 29 lyutogo 2020 Procitovano 28 grudnya 2019 Sekigawa Toshihiro Hayashi Yutaka August 1984 Calculated threshold voltage characteristics of an XMOS transistor having an additional bottom gate Solid State Electronics 27 8 827 828 Bibcode 1984SSEle 27 827S doi 10 1016 0038 1101 84 90036 4 ISSN 0038 1101 Balestra Francis Cristoloveanu Sorin Benachir M Elewa Tarek Brini Jean September 1987 Double gate silicon on insulator transistor with volume inversion A new device with greatly enhanced performance IEEE Electron Device Letters 8 9 410 412 Bibcode 1987IEDL 8 410B doi 10 1109 EDL 1987 26677 ISSN 0741 3106 Davari Bijan Chang Wen Hsing Wordeman Matthew R Oh C S Taur Yuan Petrillo Karen E Rodriguez M D December 1988 A high performance 0 25 mu m CMOS technology Technical Digest International Electron Devices Meeting 56 59 doi 10 1109 IEDM 1988 32749 Davari Bijan Wong C Y Sun Jack Yuan Chen Taur Yuan December 1988 Doping of n sup and p sup polysilicon in a dual gate CMOS process Technical Digest International Electron Devices Meeting 238 241 doi 10 1109 IEDM 1988 32800 26 kvitnya 2017 Arhiv originalu za 4 lipnya 2019 Procitovano 4 lipnya 2019 Institute of Electrical and Electronics Engineers Arhiv originalu za 4 lipnya 2019 Procitovano 4 lipnya 2019 Hisamoto D Kaga T Kawamoto Y Takeda E December 1989 A fully depleted lean channel transistor DELTA a novel vertical ultra thin SOI MOSFET International Technical Digest on Electron Devices Meeting 833 836 doi 10 1109 IEDM 1989 74182 11 chervnya 2012 University of California Berkeley Symposium on VLSI Technology Short Course Arhiv originalu za 18 veresnya 2016 Procitovano 9 lipnya 2019 Hisamoto Digh Bokor J King Tsu Jae Anderson E ta in December 2000 FinFET a self aligned double gate MOSFET scalable to 20 nm IEEE Transactions on Electron Devices 47 12 2320 2325 Bibcode 2000ITED 47 2320H CiteSeerX 10 1 1 211 204 doi 10 1109 16 887014 Amd com 10 veresnya 2002 Arhiv originalu za 13 travnya 2010 Procitovano 7 lipnya 2015 Intel com Arhiv originalu za 3 veresnya 2011 Procitovano 10 bereznya 2014 EE Times Arhiv originalu za 31 travnya 2013 Procitovano 10 bereznya 2014 EE Times Arhiv originalu za 2 lyutogo 2013 Procitovano 10 bereznya 2014 EE Times Arhiv originalu za 1 listopada 2012 Procitovano 10 bereznya 2014 DIGITIMES Arhiv originalu za 28 grudnya 2019 Procitovano 31 bereznya 2014 Smith Ryan Arhiv originalu za 2 listopada 2019 Procitovano 3 chervnya 2018 AMD Arhiv originalu za 13 kvitnya 2016 Procitovano 4 sichnya 2016 22 bereznya 2017 Arhiv originalu za 28 grudnya 2019 Procitovano 28 grudnya 2019 22 bereznya 2017 Arhiv originalu za 28 grudnya 2019 Procitovano 28 grudnya 2019 Colinge J P 2008 PDF Springer Science amp Business Media s 12 ISBN 9780387717517 Arhiv originalu PDF za 17 lipnya 2019 Procitovano 28 grudnya 2019 Hieda K Horiguchi Fumio Watanabe H Sunouchi Kazumasa Inoue I Hamamoto Takeshi December 1987 New effects of trench isolated transistor using side wall gates 1987 International Electron Devices Meeting 736 739 doi 10 1109 IEDM 1987 191536 Brozek Tomasz 2017 CRC Press s 116 7 ISBN 9781351831345 Arhiv originalu za 26 lipnya 2020 Procitovano 28 grudnya 2019 Wong Hon Sum December 1992 Gate current injection and surface impact ionization in MOSFET s with a gate induced virtual drain 1992 International Technical Digest on Electron Devices Meeting 151 154 doi 10 1109 IEDM 1992 307330 ISBN 0 7803 0817 4 Cartwright J 2011 Nature doi 10 1038 news 2011 274 Arhiv originalu za 17 veresnya 2020 Procitovano 10 travnya 2015 Below 22nm spacers get unconventional Interview with ASM ELECTROIQ Procitovano 4 travnya 2011 High Performance Non Planar Tri gate Transistor Architecture 17 veresnya 2020 u Wayback Machine Dr Gerald Marcyk Intel 2002 Xbitlabs com Arhiv originalu za 10 bereznya 2014 Procitovano 10 bereznya 2014 DailyTech Arhiv originalu za 10 bereznya 2014 Procitovano 10 bereznya 2014 Miller Michael J PC Magazine Arhiv originalu za 28 grudnya 2019 Procitovano 28 grudnya 2019 Intel Arhiv originalu za 19 sichnya 2016 Procitovano 5 kvitnya 2011 Ars Technica 5 travnya 2011 Arhiv originalu za 5 travnya 2011 Procitovano 7 travnya 2011 Murray Matthew 4 travnya 2011 PC Magazine Arhiv originalu za 7 travnya 2011 Procitovano 7 travnya 2011 Claeys C Murota J Tao M Iwai H Deleonibus S 2015 s 109 ISBN 9781607686750 Arhiv originalu za 15 veresnya 2020 Procitovano 28 grudnya 2019 Ishikawa Fumitaro Buyanova Irina 2017 CRC Press s 457 ISBN 9781315340722 Arhiv originalu za 6 serpnya 2020 Procitovano 28 grudnya 2019 Singh N Agarwal A Bera L K Liow T Y Yang R Rustagi S C Tung C H Kumar R Lo G Q 2006 High Performance fully depleted Silicon Nanowire Gate All Around CMOS devices IEEE Electron Device Letters 27 5 383 386 Bibcode 2006IEDL 27 383S doi 10 1109 LED 2006 873381 ISSN 0741 3106 Dastjerdy E Ghayour R Sarvari H August 2012 Simulation and analysis of the frequency performance of a new silicon nanowire MOSFET structure Physica E 45 66 71 Bibcode 2012PhyE 45 66D doi 10 1016 j physe 2012 07 007 Gu J J Liu Y Q Wu Y Q Colby R Gordon R G Ye P D December 2011 PDF 2011 International Electron Devices Meeting 33 2 1 33 2 4 arXiv 1112 3573 Bibcode 2011arXiv1112 3573G doi 10 1109 IEDM 2011 6131662 Arhiv originalu PDF za 10 grudnya 2020 Procitovano 10 travnya 2015 Masuoka Fujio Takato Hiroshi Sunouchi Kazumasa Okabe N Nitayama Akihiro Hieda K Horiguchi Fumio December 1988 High performance CMOS surrounding gate transistor SGT for ultra high density LSIs Technical Digest International Electron Devices Meeting 222 225 doi 10 1109 IEDM 1988 32796 Brozek Tomasz 2017 CRC Press s 117 ISBN 9781351831345 Arhiv originalu za 28 serpnya 2019 Procitovano 28 grudnya 2019 Unisantis Electronics Arhiv originalu za 22 lyutogo 2007 Procitovano 17 lipnya 2019 Nanoparticle News 1 kvitnya 2006 arhiv originalu za 6 November 2012 Lee Hyunjin ta in 2006 Sub 5nm All Around Gate FinFET for Ultimate Scaling Symposium on VLSI Technology 2006 58 59 doi 10 1109 VLSIT 2006 1705215 ISBN 978 1 4244 0005 8 Cutress Ian www anandtech com Arhiv originalu za 14 zhovtnya 2019 Procitovano 28 grudnya 2019 Subramanian V 2010 IETE Technical Review 27 6 446 454 doi 10 4103 0256 4602 72582 Arhiv originalu za 23 bereznya 2012 a href wiki D0 A8 D0 B0 D0 B1 D0 BB D0 BE D0 BD Cite journal title Shablon Cite journal cite journal a Obslugovuvannya CS1 Storinki iz nepoznachenim DOI z bezkoshtovnim dostupom posilannya Subramanian 5 grudnya 2005 Device and circuit level analog performance trade offs a comparative study of planar bulk FETs versus FinFETs Electron Devices Meeting 2005 IEDM Technical Digest IEEE International 898 901 UC Berkeley Arhiv originalu za 21 lipnya 2012 PosilannyaOmega FinFET TSMC 29 veresnya 2007 u Wayback Machine Video Intel sho poyasnyuyut 3D Tri Gate mikroshemu ta tranzistornu konstrukciyu vikoristani v 22 nm arhitektura Ivy Bridge na YouTubeNa cyu stattyu ne posilayutsya inshi statti Vikipediyi Bud laska rozstavte posilannya vidpovidno do prijnyatih rekomendacij

Дата публікації:
Топ