Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

Латентність англ CAS Latency CL жарг Таймінг час затримки сигналу під час роботи динамічної оперативної пам яті зі сторі

Таймінги (оперативна пам'ять)

Таймінги (оперативна пам'ять)

Латентність (англ. CAS Latency, CL; жарг. Таймінг) — час затримки сигналу під час роботи динамічної оперативної пам'яті зі сторінковою організацією, зокрема, SDRAM. Ці часові затримки також називають таймінгами і для стислості записують у вигляді трьох чи чотирьох чисел, по порядку: CAS Latency, RAS to CAS Delay і RAS Precharge Time.

Від них значною мірою залежить пропускна здатність між процесором та пам'яттю і затримка читання даних із пам'яті та, як наслідок, швидкодія системи.

Вимірювання таймінгів

Таймінги вимірюються у кількості тактів шини пам'яті. Таким чином, кожна цифра в формулі 2-2-2 може призвести до затримок сигналу для обробки, яка вимірюється в тактах шини пам'яті. Якщо вказується тільки одна цифра (наприклад, CL2), то мається на увазі тільки перший параметр, тобто CAS Latency.

Іноді формула таймінгів для пам'яті може складатися з чотирьох цифр, наприклад 2-2-2-6. Останній параметр називається «DRAM Cycle Time Tras / Trc» і характеризує швидкодію всієї мікросхеми пам'яті. Він визначає відношення інтервалу, протягом якого рядок відкритий для перенесення даних (tRAS — RAS Active time), до періоду, протягом якого завершується повний цикл відкриття і поновлення ряду (tRC — Row Cycle time), який також називають циклом банку (Bank Cycle Time).

Виробники зазвичай постачають свої чипи, на основі яких побудована планка пам'яті, інформацією про рекомендовані значення таймінгів, для найбільш поширених частот системної шини. На планці пам'яті інформація зберігається в чипі [en] і доступна чипсету. Переглянути цю інформацію можна програмним чином, наприклад, програмою CPU-Z.

Вплив затримок на продуктивність

З точки зору користувача, інформація про таймінги дозволяє приблизно оцінити продуктивність оперативної пам'яті, до її покупки. Таймінгам пам'яті покоління DDR (DDR, DDR2, DDR3) надавалося велике значення, оскільки кеш процесора був відносно малий і програми часто зверталися до пам'яті. Таймінгам пам'яті покоління DDR3 приділяється менше уваги, оскільки сучасні процесори (наприклад AMD Bulldozer, Trinity і Intel Core i5, i7) мають порівняно великі L2-кеші і забезпечені величезним L3-кешем, що дозволяє цим процесорам набагато рідше звертатися до пам'яті, а в деяких випадках програма і її дані цілком поміщаються в кеші процесора (див. ієрархія пам'яті).

Таймінги

Ім'я параметра Позначення Визначення
CAS-латентність CL Затримка між відправкою в пам'ять адреси стовпця і початком передачі даних. Час, необхідний на читання першого біта з пам'яті, коли потрібний рядок вже відкритий.
Row Address to Column Address Delay TRCD Число тактів між відкриттям рядка і доступом до стовпців у ньому. Час, необхідний для читання першого біта з пам'яті без активного рядка — TRCD + CL.
Row Precharge Time TRP Число тактів між командою на попередній заряд банку (закриття рядка) і відкриттям наступного рядка. Час, необхідний для читання першого біта з пам'яті, коли активний інший рядок — TRP + TRCD + CL.
Row Active Time TRAS Число тактів між командою на відкриття банку і командою на попередній заряд. Час на оновлення рядка. Накладається на TRCD. Зазвичай дорівнює сумі трьох попередніх чисел.
Примітки:
  • RAS: Row Address Strobe
  • CAS: Column Address Strobe
  • TWR : Write Recovery Time, час між останньою командою на запис та предзарядом. Зазвичай TRAS = TRCD + TWR.
  • TRC : Row Cycle Time. TRC = TRAS + TRP.

CAS-латентність

CAS-латентність (від англ. column address strobe latency, CAS latency, CL, CAS-затримка) — це період очікування між запитом процесора на отримання вмісту комірки пам'яті та часу, за який оперативна пам'ять зробить доступною для читання перший осередок запитаної адреси.

Модулі пам'яті SDR SDRAM можуть мати затримку CAS, що дорівнює 1, 2 або 3 циклам. Модулі DDR SDRAM можуть мати затримку CAS, що дорівнює 2 або 2.5.

На модулях пам'яті позначається як CAS або CL. Примітка CAS2, CAS-2, CAS=2, CL2, CL-2 або CL=2 позначає величину затримки, що дорівнює 2.

Приблизні дані CAS-латентності пам'яті

image
Модуль пам'яті DDR зі 184 контактами
Приблизні дані CAS-латентності пам'яті
Покоління Тип Швидкість передачі даних
(мегатранзакцій за секунду) 		Час передачі біта Швидкість видачі команд Тривалість циклу CL 1 слово 4 слово 8 слово
SDRAM PC100 100 MT/s  10 ns 100 MHz  10 ns 2 20 ns 50 ns 90 ns
PC133 133 MT/s  7.5 ns 133 MHz  7.5 ns 3 22.5 ns 45 ns 75 ns
DDR SDRAM DDR-333 333 MT/s  3 ns 166 MHz  6 ns 2.5 15 ns 24 ns 36 ns
DDR-400 400 MT/s  2.5 ns 200 MHz  5 ns 3 15 ns 22.5 ns 32.5 ns
2.5 12.5 ns 20 ns 30 ns
2 10 ns 17.5 ns 27.5 ns
DDR2 SDRAM DDR2-667 667 MT/s 1.5 ns 333 MHz  3 ns 5 15 ns 19.5 ns 25.5 ns
4 12 ns 16.5 ns 22.5 ns
DDR2-800 800 MT/s  1.25 ns 400 MHz  2.5 ns 6 15 ns 18.75 ns 23.75 ns
5 12.5 ns 16.25 ns 21.25 ns
4.5 11.25 ns 15 ns 20 ns
4 10 ns 13.75 ns 18.75 ns
DDR2-1066 1066 MT/s  0.95 ns 533 MHz  1.9 ns 7 13.13 ns 15.94 ns 19.69 ns
6 11.25 ns 14.06 ns 17.81 ns
5 9.38 ns 12.19 ns 15.94 ns
4.5 8.44 ns 11.25 ns 15 ns
4 7.5 ns 10.31 ns 14.06 ns
DDR3 SDRAM DDR3-1066 1066 MT/s  0.9375 ns 533 MHz  1.875 ns 7 13.13 ns 15.95 ns 19.7 ns
DDR3-1333 1333 MT/s  0.75 ns 666 MHz  1.5 ns 9 13.5 ns 15.75 ns 18.75 ns
6  9 ns 11.25 ns 14.25 ns
DDR3-1375 1375 MT/s  0.73 ns 687 MHz  1.5 ns 5  7.27 ns  9.45 ns 12.36 ns
DDR3-1600 1600 MT/s  0.625 ns 800 MHz  1.25 ns 9 11.25 ns 13.125 ns 15.625 ns
8 10 ns 11.875 ns 14.375 ns
7  8.75 ns 10.625 ns 13.125 ns
6  7.50 ns 9.375 ns 11.875 ns
DDR3-2000 2000 MT/s  0.5 ns 1000 MHz  1 ns 10 10 ns 11.5 ns 13.5 ns
9 9 ns 10.5 ns 12.5 ns
8  8 ns 9.5 ns 11.5 ns
7  7 ns 8.5 ns 10.5 ns

Робота в BIOS

У системах Intel таймінги та управління пам'яттю обробляються кодом пам'яті [en], що є частиною BIOS`а.

Література

  • Бройдо В. Л, Владимир Львович Бройдо. Архитектура ЭВМ и систем: [по направлению подгот. "Информ. системы"]. — Издательский дом "Питер", 2009. — С. 201-202. — 721 с. — .

Див. також

Посилання

  • «Что такое тайминги?», Antinomy, Overclockers.ua, 28.06.2007
  • Тайминги [ 5 червня 2017 у Wayback Machine.]
  • Влияние частоты и таймингов оперативной памяти на производительность платформы Intel LGA 1156 [ 19 листопада 2016 у Wayback Machine.] 3DNews
  • Новый стандарт памяти SDRAM DDR 3. Тайминги [ 15 жовтня 2016 у Wayback Machine.]

Посилання

  1. Posted by Alex Watson, possibly repost from original content on custompc.com [unclear] (27 листопада 2007). . с. 8. Архів оригіналу за 22 липня 2012. Процитовано 23 грудня 2016.

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

Latentnist angl CAS Latency CL zharg Tajming chas zatrimki signalu pid chas roboti dinamichnoyi operativnoyi pam yati zi storinkovoyu organizaciyeyu zokrema SDRAM Ci chasovi zatrimki takozh nazivayut tajmingami i dlya stislosti zapisuyut u viglyadi troh chi chotiroh chisel po poryadku CAS Latency RAS to CAS Delay i RAS Precharge Time Vid nih znachnoyu miroyu zalezhit propuskna zdatnist mizh procesorom ta pam yattyu i zatrimka chitannya danih iz pam yati ta yak naslidok shvidkodiya sistemi Vimiryuvannya tajmingivTajmingi vimiryuyutsya u kilkosti taktiv shini pam yati Takim chinom kozhna cifra v formuli 2 2 2 mozhe prizvesti do zatrimok signalu dlya obrobki yaka vimiryuyetsya v taktah shini pam yati Yaksho vkazuyetsya tilki odna cifra napriklad CL2 to mayetsya na uvazi tilki pershij parametr tobto CAS Latency Inodi formula tajmingiv dlya pam yati mozhe skladatisya z chotiroh cifr napriklad 2 2 2 6 Ostannij parametr nazivayetsya DRAM Cycle Time Tras Trc i harakterizuye shvidkodiyu vsiyeyi mikroshemi pam yati Vin viznachaye vidnoshennya intervalu protyagom yakogo ryadok vidkritij dlya perenesennya danih tRAS RAS Active time do periodu protyagom yakogo zavershuyetsya povnij cikl vidkrittya i ponovlennya ryadu tRC Row Cycle time yakij takozh nazivayut ciklom banku Bank Cycle Time Virobniki zazvichaj postachayut svoyi chipi na osnovi yakih pobudovana planka pam yati informaciyeyu pro rekomendovani znachennya tajmingiv dlya najbilsh poshirenih chastot sistemnoyi shini Na planci pam yati informaciya zberigayetsya v chipi en i dostupna chipsetu Pereglyanuti cyu informaciyu mozhna programnim chinom napriklad programoyu CPU Z Vpliv zatrimok na produktivnist Z tochki zoru koristuvacha informaciya pro tajmingi dozvolyaye priblizno ociniti produktivnist operativnoyi pam yati do yiyi pokupki Tajmingam pam yati pokolinnya DDR DDR DDR2 DDR3 nadavalosya velike znachennya oskilki kesh procesora buv vidnosno malij i programi chasto zvertalisya do pam yati Tajmingam pam yati pokolinnya DDR3 pridilyayetsya menshe uvagi oskilki suchasni procesori napriklad AMD Bulldozer Trinity i Intel Core i5 i7 mayut porivnyano veliki L2 keshi i zabezpecheni velicheznim L3 keshem sho dozvolyaye cim procesoram nabagato ridshe zvertatisya do pam yati a v deyakih vipadkah programa i yiyi dani cilkom pomishayutsya v keshi procesora div iyerarhiya pam yati TajmingiIm ya parametra Poznachennya Viznachennya CAS latentnist CL Zatrimka mizh vidpravkoyu v pam yat adresi stovpcya i pochatkom peredachi danih Chas neobhidnij na chitannya pershogo bita z pam yati koli potribnij ryadok vzhe vidkritij Row Address to Column Address Delay TRCD Chislo taktiv mizh vidkrittyam ryadka i dostupom do stovpciv u nomu Chas neobhidnij dlya chitannya pershogo bita z pam yati bez aktivnogo ryadka TRCD CL Row Precharge Time TRP Chislo taktiv mizh komandoyu na poperednij zaryad banku zakrittya ryadka i vidkrittyam nastupnogo ryadka Chas neobhidnij dlya chitannya pershogo bita z pam yati koli aktivnij inshij ryadok TRP TRCD CL Row Active Time TRAS Chislo taktiv mizh komandoyu na vidkrittya banku i komandoyu na poperednij zaryad Chas na onovlennya ryadka Nakladayetsya na TRCD Zazvichaj dorivnyuye sumi troh poperednih chisel Primitki RAS Row Address Strobe CAS Column Address Strobe TWR Write Recovery Time chas mizh ostannoyu komandoyu na zapis ta predzaryadom Zazvichaj TRAS TRCD TWR TRC Row Cycle Time TRC TRAS TRP CAS latentnist CAS latentnist vid angl column address strobe latency CAS latency CL CAS zatrimka ce period ochikuvannya mizh zapitom procesora na otrimannya vmistu komirki pam yati ta chasu za yakij operativna pam yat zrobit dostupnoyu dlya chitannya pershij oseredok zapitanoyi adresi Moduli pam yati SDR SDRAM mozhut mati zatrimku CAS sho dorivnyuye 1 2 abo 3 ciklam Moduli DDR SDRAM mozhut mati zatrimku CAS sho dorivnyuye 2 abo 2 5 Na modulyah pam yati poznachayetsya yak CAS abo CL Primitka CAS2 CAS 2 CAS 2 CL2 CL 2 abo CL 2 poznachaye velichinu zatrimki sho dorivnyuye 2 Priblizni dani CAS latentnosti pam yati Modul pam yati DDR zi 184 kontaktami Priblizni dani CAS latentnosti pam yati Pokolinnya Tip Shvidkist peredachi danih megatranzakcij za sekundu Chas peredachi bita Shvidkist vidachi komand Trivalist ciklu CL 1 slovo 4 slovo 8 slovo SDRAM PC100 100 MT s 10 ns 100 MHz 10 ns 2 20 ns 50 ns 90 ns PC133 133 MT s 7 5 ns 133 MHz 7 5 ns 3 22 5 ns 45 ns 75 ns DDR SDRAM DDR 333 333 MT s 3 ns 166 MHz 6 ns 2 5 15 ns 24 ns 36 ns DDR 400 400 MT s 2 5 ns 200 MHz 5 ns 3 15 ns 22 5 ns 32 5 ns 2 5 12 5 ns 20 ns 30 ns 2 10 ns 17 5 ns 27 5 ns DDR2 SDRAM DDR2 667 667 MT s 1 5 ns 333 MHz 3 ns 5 15 ns 19 5 ns 25 5 ns 4 12 ns 16 5 ns 22 5 ns DDR2 800 800 MT s 1 25 ns 400 MHz 2 5 ns 6 15 ns 18 75 ns 23 75 ns 5 12 5 ns 16 25 ns 21 25 ns 4 5 11 25 ns 15 ns 20 ns 4 10 ns 13 75 ns 18 75 ns DDR2 1066 1066 MT s 0 95 ns 533 MHz 1 9 ns 7 13 13 ns 15 94 ns 19 69 ns 6 11 25 ns 14 06 ns 17 81 ns 5 9 38 ns 12 19 ns 15 94 ns 4 5 8 44 ns 11 25 ns 15 ns 4 7 5 ns 10 31 ns 14 06 ns DDR3 SDRAM DDR3 1066 1066 MT s 0 9375 ns 533 MHz 1 875 ns 7 13 13 ns 15 95 ns 19 7 ns DDR3 1333 1333 MT s 0 75 ns 666 MHz 1 5 ns 9 13 5 ns 15 75 ns 18 75 ns 6 9 ns 11 25 ns 14 25 ns DDR3 1375 1375 MT s 0 73 ns 687 MHz 1 5 ns 5 7 27 ns 9 45 ns 12 36 ns DDR3 1600 1600 MT s 0 625 ns 800 MHz 1 25 ns 9 11 25 ns 13 125 ns 15 625 ns 8 10 ns 11 875 ns 14 375 ns 7 8 75 ns 10 625 ns 13 125 ns 6 7 50 ns 9 375 ns 11 875 ns DDR3 2000 2000 MT s 0 5 ns 1000 MHz 1 ns 10 10 ns 11 5 ns 13 5 ns 9 9 ns 10 5 ns 12 5 ns 8 8 ns 9 5 ns 11 5 ns 7 7 ns 8 5 ns 10 5 nsRobota v BIOSU sistemah Intel tajmingi ta upravlinnya pam yattyu obroblyayutsya kodom pam yati en sho ye chastinoyu BIOS a LiteraturaBrojdo V L Vladimir Lvovich Brojdo Arhitektura EVM i sistem po napravleniyu podgot Inform sistemy Izdatelskij dom Piter 2009 S 201 202 721 s ISBN 9785388003843 Div takozhIyerarhiya pam yati BIOS Kesh procesora en Pam yat na liniyah zatrimki DRAM SDRAMPosilannya Chto takoe tajmingi Antinomy Overclockers ua 28 06 2007 Tajmingi 5 chervnya 2017 u Wayback Machine Vliyanie chastoty i tajmingov operativnoj pamyati na proizvoditelnost platformy Intel LGA 1156 19 listopada 2016 u Wayback Machine 3DNews Novyj standart pamyati SDRAM DDR 3 Tajmingi 15 zhovtnya 2016 u Wayback Machine PosilannyaPosted by Alex Watson possibly repost from original content on custompc com unclear 27 listopada 2007 s 8 Arhiv originalu za 22 lipnya 2012 Procitovano 23 grudnya 2016

Дата публікації:
Топ