Azərbaycanca
Беларускі
Dansk
Deutsch
Española
Français
Indonesia
Italiana
日本語
Қазақ
Lietuvos
Nederlands
Português
Русский
සිංහල
แบบไทย
Türkçe
Українська
中國人
United State
Afrikaans
У Проєктуванні цифрових мікросхем, рівень передачі регістрів (англ. register-transfer level, RTL) це абстрація проєктування, за допомогою якої моделюють [en] цифрові мікросхеми з точки зору потоку цифрових сигналів (даних) між апаратними регістрами, і логічних операцій, що виконуються над цими сигналами.
Рівень передачі регістрів як абстракція використовується в мовах опису апаратури (англ. hardware description language, HDL) до яких відносяться Verilog та VHDL для створення високорівневого представлення схеми, з якого можна отримати низькорівневе представлення та в остаточному підсумку фактична схема з'єднань. Проєктування на RTL рівні є типовою практикою при розробці сучасних цифрових мікросхем.
RTL описання
Синхронне коло як складається із двох типів елементів: регістрів (Послідовна логіка) і комбінаційної логіки. Регістри (як правило реалізовані як (D тригери)) синхронізують роботу схеми із зростаючими фронтами синхроімпульсу, і які є єдиними елементами схеми, що мають властивість пам'яті. Комбінаційна логіка виконує всі логічні функції у схемі і як правило складається із логічних вентилів.
На зображені показано просту синхронну схему. До виходу тригера Q під'єднано інвертор, вихід якого, в свою чергу, з'єднано з D-входом того самого тригера. Це дозволяє створити схему яка змінює свій стан на кожному зростаючому фронті синхроімпульса, clk. В цій схемі комбінаційна логіка складається з одного інвертора.
При проєктуванні цифрових інтегрованих схем за допомогою мови опису апаратури, проєктування як правило здійснюється на вищому рівні абстракції ніж транзисторний рівень ([en]) або рівень логічних вентилів. На рівні HDL розробник декларує регістри (які грубо кажучи відповідають поняттю змінних в комп'ютерних мовах програмування), і описує комбінаторну логіку з використанням конструкцій, схожих на конструкції мов програмування, таких як (if-then-else) і арифметичні оператори. Цей рівень називається рівнем передачі регістрів. Термін відображає зміст того, що RTL приділяє увагу описанню потоку сигналів між регістрами.
Розглянуту вище схему можна також описати за допомогою мови VHDL наступним чином:
D <= not Q; process(clk) begin if rising_edge(clk) then Q <= D; end if; end process; Використовуючи програми проєктування електронних систем для синтезу, це описання як правило можна напряму перекласти у еквівалентну апаратну реалізацію у вигляді файлу для ASIC або FPGA. Інструмент синтезу також здійснює [en].
Деякі типи схем на рівні передачі регістрів можна легко упізнати. Якщо існує циклічний шлях логіки від виходів регістрів до їх входу (або від виходів множини регістрів до їх входів), така схема називається скінченним автоматом або представляє послідовну логіку. Якщо існують шляхи логіки від одних регістрів до інших без циклу, це називають конвеєром.
Див. також
Примітки
- Frank Vahid (2010). Digital Design with RTL Design, Verilog and VHDL (вид. 2nd). John Wiley and Sons. с. 247. ISBN .
Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет
Nemaye perevirenih versij ciyeyi storinki jmovirno yiyi she ne pereviryali na vidpovidnist pravilam proektu Ne plutati z Rezistorno tranzistorna logika U Proyektuvanni cifrovih mikroshem riven peredachi registriv angl register transfer level RTL ce abstraciya proyektuvannya za dopomogoyu yakoyi modelyuyut sinhronni en cifrovi mikroshemi z tochki zoru potoku cifrovih signaliv danih mizh aparatnimi registrami i logichnih operacij sho vikonuyutsya nad cimi signalami Riven peredachi registriv yak abstrakciya vikoristovuyetsya v movah opisu aparaturi angl hardware description language HDL do yakih vidnosyatsya Verilog ta VHDL dlya stvorennya visokorivnevogo predstavlennya shemi z yakogo mozhna otrimati nizkorivneve predstavlennya ta v ostatochnomu pidsumku faktichna shema z yednan Proyektuvannya na RTL rivni ye tipovoyu praktikoyu pri rozrobci suchasnih cifrovih mikroshem 1 RTL opisannyared nbsp Priklad prostogo kola v yakomu vihid peremikayetsya pri kozhnomu zrostanni frontu vhidnogo signalu Invertor vikonuye kombinatornu logiku ciyeyi shemi a registr zberigaye stan Sinhronne kolo yak skladayetsya iz dvoh tipiv elementiv registriv Poslidovna logika i kombinacijnoyi logiki Registri yak pravilo realizovani yak D trigeri sinhronizuyut robotu shemi iz zrostayuchimi frontami sinhroimpulsu i yaki ye yedinimi elementami shemi sho mayut vlastivist pam yati Kombinacijna logika vikonuye vsi logichni funkciyi u shemi i yak pravilo skladayetsya iz logichnih ventiliv Na zobrazheni pokazano prostu sinhronnu shemu Do vihodu trigera Q pid yednano invertor vihid yakogo v svoyu chergu z yednano z D vhodom togo samogo trigera Ce dozvolyaye stvoriti shemu yaka zminyuye svij stan na kozhnomu zrostayuchomu fronti sinhroimpulsa clk V cij shemi kombinacijna logika skladayetsya z odnogo invertora Pri proyektuvanni cifrovih integrovanih shem za dopomogoyu movi opisu aparaturi proyektuvannya yak pravilo zdijsnyuyetsya na vishomu rivni abstrakciyi nizh tranzistornij riven simejstva integralnih shem logiki en abo riven logichnih ventiliv Na rivni HDL rozrobnik deklaruye registri yaki grubo kazhuchi vidpovidayut ponyattyu zminnih v komp yuternih movah programuvannya i opisuye kombinatornu logiku z vikoristannyam konstrukcij shozhih na konstrukciyi mov programuvannya takih yak if then else i arifmetichni operatori Cej riven nazivayetsya rivnem peredachi registriv Termin vidobrazhaye zmist togo sho RTL pridilyaye uvagu opisannyu potoku signaliv mizh registrami Rozglyanutu vishe shemu mozhna takozh opisati za dopomogoyu movi VHDL nastupnim chinom D lt not Q process clk begin if rising edge clk then Q lt D end if end process Vikoristovuyuchi programi proyektuvannya elektronnih sistem dlya sintezu ce opisannya yak pravilo mozhna napryamu pereklasti u ekvivalentnu aparatnu realizaciyu u viglyadi fajlu dlya ASIC abo FPGA Instrument sintezu takozh zdijsnyuye optimizaciyu logiki en Deyaki tipi shem na rivni peredachi registriv mozhna legko upiznati Yaksho isnuye ciklichnij shlyah logiki vid vihodiv registriv do yih vhodu abo vid vihodiv mnozhini registriv do yih vhodiv taka shema nazivayetsya skinchennim avtomatom abo predstavlyaye poslidovnu logiku Yaksho isnuyut shlyahi logiki vid odnih registriv do inshih bez ciklu ce nazivayut konveyerom Div takozhred Programi proyektuvannya elektronnih sistem Konstruyuvannya mikroshemPrimitkired Frank Vahid 2010 Digital Design with RTL Design Verilog and VHDL vid 2nd John Wiley and Sons s 247 ISBN 978 0 470 53108 2 Otrimano z https uk wikipedia org wiki Riven peredachi registriv