Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

В електроніці синтез логіки процес за допомогою якого абстрактний опис бажаної поведінки електронної схеми як правило на

Синтез логіки

Синтез логіки

В електроніці, синтез логіки — процес за допомогою якого абстрактний опис бажаної поведінки електронної схеми, як правило на рівні передачі регістрів (англ. Register-transfer level, RTL), перетворюється на конструкторську реалізацію в термінах логічних вентилів, як правило за допомогою комп'ютерної програми, що належать класу засобів синтезування (англ. synthesis tool). Типовим прикладом цієї процедури є синтез проєктів, описаних мовами опису апаратури (англ. hardware description language), до яких відносяться VHDL та Verilog. Деякі засоби синтезування генерують бітові потоки для ПЛІС компонентів таких як PAL або FPGA, в той час як інші мають на меті створювати ASIC компоненти. Синтез логіки є одним з аспектів автоматизації проєктування електронних систем.

Історія розвитку синтезу логіки

Початком синтезу логіки можна вважати коли Джордж Буль (1815-1864) започаткував своє трактування логіки, яке зараз має назву Булева алгебра. В 1938 Клод Шеннон показав, що Булева алгебра для двох значень (двійкова) може описати операцію перемикання електричних кіл. На початку, проєктування логіки передбачало використання таблиць істинності і операцій над ними представлених у вигляді карт Карно. Мінімізація логіки на основі карт Карно здійснювалася відповідно до певного набору правил, які дозволяли об'єднати елементи мапи між собою. Людина, що проєктує таку логіку, як правило може працювати з картами Карно, які містять лише до чотирьох-шести змінних.

Першим кроком до автоматизації процедури [en] стала поява алгоритму Куайна — Мак-Класкі, який можна було реалізувати на комп'ютері. Ці точні методи мінімізації започаткували поняття (простих імплікантів) і мінімальної вартості покриття, що стали основою дворівневої мінімізації. Згодом, стандартним інструментом для здійснення цієї процедури став більш ефективний [en].

Інший напрямок ранніх досліджень полягав у мінімізації станів і кодуванні скінченних автоматів. Ця задача була досить складною для проєктувальників. Програмні застосунки для синтезу логіки спрямовані в основному на проєктування цифрових комп'ютерів. Тому, компанії IBM і Bell Labs відігравали ключову роль у ранній автоматизації синтезу логіки. Еволюція від компонентів дискретної логіки до [en](англ. programmable logic array, PLA) прискорила необхідність у створенні ефективної дворівневої мінімізації, оскільки мінімізування термів у дворівневій репрезентації дозволяло зменшити площу PLA.

Однак, дворівневі логічні схеми є не настільки важливими у проєктуванні схем із дуже великим рівнем інтеграції (англ. very-large-scale integration, VLSI); де більшість схем використовують декілька рівнів логіки. Власне кажучи, майже будь-яка схема представлена у RTL або описом поведінкової логіки є багаторівневим поданням. Першою системою, яка використовувалася для проєктування багаторівневих схем, була система LSS від IBM. Вона використовувала для спрощення логіки локальні перетворення. Робота на LSS і Силіконовому компіляторі Yorktown стимулювала швидкий прогрес у дослідженнях синтезу логіки в 1980-их роках. Декілька університетів здійснили внесок зробивши свої дослідження доступними для широкого загалу, серед яких були SIS від Каліфорнійського університету в Берклі, RASP від Каліфорнійського університету в Лос-Анджелесі та BOLD від Колорадського університету в Боулдері. За десятиліття, технологія розвинулася у комерційні продукти синтезу логіки, що пропонують компанії з автоматизації проєктування електронних систем.

Елементи логіки

image
Різні представлення булевих операцій

Проєктування логіки це крок циклу стандартного проєктування в рамках якого [en]електронної схеми перетворюється на представлення, яке включає логічні операції, арифметичні операції, порядок виконання, та ін. Як правилом на виході цього кроку формується RTL описання. За проєктуванням логіки як правило слідує крок схемотехнічного проєктування. В сучасних засобах автоматизації проєктування електронних систем логічне проєктування можливо автоматизувати використавши засоби [en] на основі опису поведінки схеми.

До логічних операцій як правило відносять булеві операції AND, OR, XOR та NAND, що є самими базовими формами операцій в електричних схемах. Арифметичні операції як правило виконують з використанням логічних операторів. Такі кола логіки як [en] або двійковий суматор є прикладами складніших двійкових операцій, які можна реалізувати із використанням базових логічних операторів.

Комерційні інструменти для синтезу логіки

Програмні засоби для синтезу логіки спрямовані на ASIC системи

  • Design Compiler компанії Synopsys
  • Genus Synthesis Solution компанії
    • Encounter RTL Compiler, компанії , послідовник Genus Synthesis Solution
    • BuildGates, більш ранній продукт компанії , названа на честь Білла Гейтса
  • HDL Designer компанії Mentor Graphics
  • компанії
  • RealTime Designer компанії Oasys Design Systems
  • BooleDozer: Інструмент синтезу логіки компанії IBM (засіб внутрішнього використання IBM EDA)

Програмні засоби для синтезу логіки спрямовані на FPGA

  • (поставляється разом з ) компанії Xilinx
  • компанії Xilinx
  • (Quartus II) інтегрований синтез компанії Altera
  • IspLever компанії
  • Encounter RTL Compiler компанії
  • LeonardoSpectrum and Precision (RTL / Physical) компанії Mentor Graphics
  • компанії Synopsys
  • компанії

Онлайн засоби

Вільні засоби

  • Yosys
  • ABC

Див. також

Примітки

  1. Synthesis:Verilog to Gates (PDF).
  2. Naveed A. Sherwani (1999). Algorithms for VLSI physical design automation (вид. 3rd). Kluwer Academic Publishers. с. 4. ISBN .

Джерела

  • Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.
  • A Consistent Approach in Logic Synthesis for FPGA Architectures, by Burgun Luc, Greiner Alain, and Prado Lopes Eudes, Proceedings of the international Conference on Asic (ASICON), Pekin, October 1994, pp. 104–107.

Література

  • Jie-Hong (Roland) Jiang, Srinivas Devadas (2009). Logic synthesis in a nutshell. У Laung-Terng Wang; Yao-Wen Chang; Kwang-Ting Cheng (ред.). Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN . chapter 6.
  • Gary D. ....Hachtel; Fabio Somenzi (1996). Logic synthesis and verification algorithms. Springer. ISBN . Також опубліковано у м'якій обкладинці у 2006
  • Soha Hassoun; Tsutomu Sasao, ред. (2002). Logic synthesis and verification. Kluwer. ISBN .

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

V elektronici sintez logiki proces za dopomogoyu yakogo abstraktnij opis bazhanoyi povedinki elektronnoyi shemi yak pravilo na rivni peredachi registriv angl Register transfer level RTL peretvoryuyetsya na konstruktorsku realizaciyu v terminah logichnih ventiliv yak pravilo za dopomogoyu komp yuternoyi programi sho nalezhat klasu zasobiv sintezuvannya angl synthesis tool Tipovim prikladom ciyeyi proceduri ye sintez proyektiv opisanih movami opisu aparaturi angl hardware description language do yakih vidnosyatsya VHDL ta Verilog Deyaki zasobi sintezuvannya generuyut bitovi potoki dlya PLIS komponentiv takih yak PAL abo FPGA v toj chas yak inshi mayut na meti stvoryuvati ASIC komponenti Sintez logiki ye odnim z aspektiv avtomatizaciyi proyektuvannya elektronnih sistem Istoriya rozvitku sintezu logikiPochatkom sintezu logiki mozhna vvazhati koli Dzhordzh Bul 1815 1864 zapochatkuvav svoye traktuvannya logiki yake zaraz maye nazvu Buleva algebra V 1938 Klod Shennon pokazav sho Buleva algebra dlya dvoh znachen dvijkova mozhe opisati operaciyu peremikannya elektrichnih kil Na pochatku proyektuvannya logiki peredbachalo vikoristannya tablic istinnosti i operacij nad nimi predstavlenih u viglyadi kart Karno Minimizaciya logiki na osnovi kart Karno zdijsnyuvalasya vidpovidno do pevnogo naboru pravil yaki dozvolyali ob yednati elementi mapi mizh soboyu Lyudina sho proyektuye taku logiku yak pravilo mozhe pracyuvati z kartami Karno yaki mistyat lishe do chotiroh shesti zminnih Pershim krokom do avtomatizaciyi proceduri en stala poyava algoritmu Kuajna Mak Klaski yakij mozhna bulo realizuvati na komp yuteri Ci tochni metodi minimizaciyi zapochatkuvali ponyattya prostih implikantiv i minimalnoyi vartosti pokrittya sho stali osnovoyu dvorivnevoyi minimizaciyi Zgodom standartnim instrumentom dlya zdijsnennya ciyeyi proceduri stav bilsh efektivnij en Inshij napryamok rannih doslidzhen polyagav u minimizaciyi staniv i koduvanni skinchennih avtomativ Cya zadacha bula dosit skladnoyu dlya proyektuvalnikiv Programni zastosunki dlya sintezu logiki spryamovani v osnovnomu na proyektuvannya cifrovih komp yuteriv Tomu kompaniyi IBM i Bell Labs vidigravali klyuchovu rol u rannij avtomatizaciyi sintezu logiki Evolyuciya vid komponentiv diskretnoyi logiki do en angl programmable logic array PLA priskorila neobhidnist u stvorenni efektivnoyi dvorivnevoyi minimizaciyi oskilki minimizuvannya termiv u dvorivnevij reprezentaciyi dozvolyalo zmenshiti ploshu PLA Odnak dvorivnevi logichni shemi ye ne nastilki vazhlivimi u proyektuvanni shem iz duzhe velikim rivnem integraciyi angl very large scale integration VLSI de bilshist shem vikoristovuyut dekilka rivniv logiki Vlasne kazhuchi majzhe bud yaka shema predstavlena u RTL abo opisom povedinkovoyi logiki ye bagatorivnevim podannyam Pershoyu sistemoyu yaka vikoristovuvalasya dlya proyektuvannya bagatorivnevih shem bula sistema LSS vid IBM Vona vikoristovuvala dlya sproshennya logiki lokalni peretvorennya Robota na LSS i Silikonovomu kompilyatori Yorktown stimulyuvala shvidkij progres u doslidzhennyah sintezu logiki v 1980 ih rokah Dekilka universitetiv zdijsnili vnesok zrobivshi svoyi doslidzhennya dostupnimi dlya shirokogo zagalu sered yakih buli SIS vid Kalifornijskogo universitetu v Berkli RASP vid Kalifornijskogo universitetu v Los Andzhelesi ta BOLD vid Koloradskogo universitetu v Boulderi Za desyatilittya tehnologiya rozvinulasya u komercijni produkti sintezu logiki sho proponuyut kompaniyi z avtomatizaciyi proyektuvannya elektronnih sistem Elementi logikiRizni predstavlennya bulevih operacij Proyektuvannya logiki ce krok ciklu standartnogo proyektuvannya v ramkah yakogo en elektronnoyi shemi peretvoryuyetsya na predstavlennya yake vklyuchaye logichni operaciyi arifmetichni operaciyi poryadok vikonannya ta in Yak pravilom na vihodi cogo kroku formuyetsya RTL opisannya Za proyektuvannyam logiki yak pravilo sliduye krok shemotehnichnogo proyektuvannya V suchasnih zasobah avtomatizaciyi proyektuvannya elektronnih sistem logichne proyektuvannya mozhlivo avtomatizuvati vikoristavshi zasobi en na osnovi opisu povedinki shemi Do logichnih operacij yak pravilo vidnosyat bulevi operaciyi AND OR XOR ta NAND sho ye samimi bazovimi formami operacij v elektrichnih shemah Arifmetichni operaciyi yak pravilo vikonuyut z vikoristannyam logichnih operatoriv Taki kola logiki yak en abo dvijkovij sumator ye prikladami skladnishih dvijkovih operacij yaki mozhna realizuvati iz vikoristannyam bazovih logichnih operatoriv Komercijni instrumenti dlya sintezu logikiProgramni zasobi dlya sintezu logiki spryamovani na ASIC sistemi Design Compiler kompaniyi Synopsys Genus Synthesis Solution kompaniyi Encounter RTL Compiler kompaniyi poslidovnik Genus Synthesis Solution BuildGates bilsh rannij produkt kompaniyi nazvana na chest Billa Gejtsa HDL Designer kompaniyi Mentor Graphics kompaniyi RealTime Designer kompaniyi Oasys Design Systems BooleDozer Instrument sintezu logiki kompaniyi IBM zasib vnutrishnogo vikoristannya IBM EDA Programni zasobi dlya sintezu logiki spryamovani na FPGA postavlyayetsya razom z kompaniyi Xilinx kompaniyi Xilinx Quartus II integrovanij sintez kompaniyi Altera IspLever kompaniyi Encounter RTL Compiler kompaniyi LeonardoSpectrum and Precision RTL Physical kompaniyi Mentor Graphics kompaniyi Synopsys kompaniyiOnlajn zasobi EDA Playground kompaniyi Doulos vikoristovuye proceduri sintezu Yosys ta BoolEngine hana HDL Analyzer and Netlist Architect Vilni zasobiYosys ABCDiv takozhBinarna diagrama rishenPrimitkiSynthesis Verilog to Gates PDF Naveed A Sherwani 1999 Algorithms for VLSI physical design automation vid 3rd Kluwer Academic Publishers s 4 ISBN 978 0 7923 8393 2 DzherelaElectronic Design Automation For Integrated Circuits Handbook by Lavagno Martin and Scheffer ISBN 0 8493 3096 3 A survey of the field of Electronic design automation The above summary was derived with permission from Volume 2 Chapter 2 Logic Synthesis by Sunil Khatri and Narendra Shenoy A Consistent Approach in Logic Synthesis for FPGA Architectures by Burgun Luc Greiner Alain and Prado Lopes Eudes Proceedings of the international Conference on Asic ASICON Pekin October 1994 pp 104 107 LiteraturaJie Hong Roland Jiang Srinivas Devadas 2009 Logic synthesis in a nutshell U Laung Terng Wang Yao Wen Chang Kwang Ting Cheng red Electronic design automation synthesis verification and test Morgan Kaufmann ISBN 978 0 12 374364 0 chapter 6 Gary D Hachtel Fabio Somenzi 1996 Logic synthesis and verification algorithms Springer ISBN 0 7923 9746 0 Takozh opublikovano u m yakij obkladinci ISBN 0 387 31004 5 u 2006 Soha Hassoun Tsutomu Sasao red 2002 Logic synthesis and verification Kluwer ISBN 978 0 7923 7606 4

Дата публікації:
Топ