Azərbaycanca
Беларускі
Dansk
Deutsch
Española
Français
Indonesia
Italiana
日本語
Қазақ
Lietuvos
Nederlands
Português
Русский
සිංහල
แบบไทย
Türkçe
Українська
中國人
United State
Afrikaans
Програмний мікропроцесор (англ. soft microprocessor) — ядро мікропроцесора, що може бути повністю імплементоване за допомогою синтезу логіки. Фізичним втіленням програмного процесора можуть бути різні програмовані логічні пристрої, такі як ASIC, FPGA, CPLD).
У більшості апаратних реалізацій синтезується лише одне процесорне ядро — втім, спроби вмістити у один FPGA багато ядер також здійснюються. У таких мультиядерних процесорах ресурси плати можуть спільно використовуватися усіма ядрами і синтезованими пристроями. У деяких дизайнах на одному FPGA може налічуватися сотні ядер.
Порівняння деяких програмних ядер
| Процесор | Розробник | Відкритий код? | Шини | Примітки | Домашня сторінка | Мова опису |
|---|---|---|---|---|---|---|
| Засновані на архітектурі ARM | ||||||
| Conor Santifort | LGPLv2.1 | ARMv2a, 3-стадійний або 5-стадійний конвеєр | Сторінка проекту на Opencores | Verilog | ||
| [en] | ARM | Ні | ? | 70–200 МГц, 32-біт RISC | [1] | Verilog |
| Засновані на архітектурі AVR | ||||||
| Navré | Sébastien Bourdeauducq | Так | Direct SRAM | 8-біт RISC, сумісний з | Project page at Opencores | Verilog |
| pAVR | Doru Cuturela | Так | 8-біт RISC, сумісний з | Project page at Opencores | VHDL | |
| Засновані на архітектурі | ||||||
| Shawn Tan | Так | Сумісний з MicroBlaze EDK 3.2 | AEMB | Verilog | ||
| Xilinx | Ні | PLB, OPB, FSL, LMB, AXI4 | ||||
| Virginia Tech CCM Lab | Так | OPB, FSL | Сумісний на рівні машинних кодів з MicroBlaze | Verilog | ||
| LIRMM, University of Montpellier / CNRS | Так | Сумісний з MicroBlaze | SecretBlaze | VHDL | ||
| Засновані на архітектурі MCS-51 | ||||||
| MCL51 | Ні | ? | Наднизькі вимоги до ресурсів (312 таблиць LUT Artix-7; чотириядерна версія 8051 використовує 1227 таблиць), мікросеквенсер, ядро сумісне з 8051 | MCL51 Core | ||
| Altium | Royalty-free | / Intel 8051 | Сумісний з набором команд 8-розрядного мікроконтролера Intel 8051. Є альтернатива з нижчим clock cycle[] | |||
| Засновані на архітектурі MIPS | ||||||
| BERI | University of Cambridge | BSD | MIPS | Project page | ||
| Dossmatik | CC BY-NC 3.0, except commercial applicants have to pay a licence fee. | Pipelined bus | Набір команд MIPS I, конвеєр | Dossmatik | VHDL | |
| Altium | Royalty-free | 32-bit -style RISC modified Harvard-architecture CPU | ||||
| Засновані на архітектурі | ||||||
| Pablo Bleyer | Так | PicoBlaze-сумісний | PacoBlaze | Verilog | ||
| Xilinx | Ні | VHDL, Verilog | ||||
| Засновані на архітектурі RISC-V | ||||||
| f32c | Університет Загреба | BSD | AXI, SDRAM, SRAM | 32-розрядний, підмножини наборів команд RISC-V або MIPS (змінювана архітектура), інструментарій GCC | f32c | VHDL |
| VexRiscv | SpinalHDL | Так | AXI4 / Avalon | 32-bit, RISC-V, up to 340 MHz on Artix 7. Up to 1.44 DMIPS/MHz. | https://github.com/SpinalHDL/VexRiscv | SpinalHDL |
| Засновані на архітектурі SPARC | ||||||
| ESA | Так | AMBA2 | SPARC V8 | ESA | VHDL | |
| Aeroflex Gaisler | Так | AMBA2 | SPARC V8 | Aeroflex Gaisler | VHDL | |
| OpenPiton | Princeton Parallel Group | Так | SPARC V9 | OpenPiton | Verilog | |
| OpenSPARC T1 | Sun | Так | 64-bit | OpenSPARC.net | Verilog | |
| Tacus/PIPE5 | TemLib | Так | Pipelined bus | SPARC V8 | TEMLIB | VHDL |
| Засновані на архітектурі x86 | ||||||
| CPU86 | HT-Lab | Так | 8088-сумісний | cpu86 | VHDL | |
| MCL86 | Ні | ? | Точна емуляція циклів команд 8088/8086; реалізація з мікросеквенсером. Використовує менше 2% Kintex-7. | MCL86 Core | ||
| s80x86 | Jamie Iles | GPLv3 | Custom | 80186-compatible GPLv3 core | s80x86 | SystemVerilog |
| Zeus Gómez Marmolejo | Так | Повний клон IBM PC з процесором 8088/8086/80186 | Zet | Verilog | ||
| Other architectures | ||||||
| (ARC International), Synopsys | Ні | 16/32-розрядний RISC | DesignWare ARC | Verilog | ||
| ERIC5 | Entner Electronics | Ні | 9-розрядний RISC, малі розміри, компілятор C | ERIC5 | VHDL | |
| H2 CPU | Richard James Howe | MIT | Custom | 16-розрядна стекова машина для прямого виконання програм на Forth | H2 CPU | VHDL |
| Instant SoC | FPGA Cores | Ні | Custom | 32-розрядний, RISC-V M Extension, SoC описано на C++ | Instant SoC | VHDL |
| Martin Schoeberl | Так | / (extension) | Стекова машина, жорсткий реальний час, пряме виконання байт-коду Java | VHDL | ||
| Так | LatticeMico8 | Verilog | ||||
| LatticeMico32 | Так | LatticeMico32 | Verilog | |||
| LXP32 | Alex Kuznetsov | MIT | 32-bit, 3-стадійний конвеєр | lxp32 | VHDL | |
| MCL65 | Так | ? | Ядро, сумісне з 6502 за циклами команд, з мікросеквенсером. Потребує 252 таблиці LUT у Spartan-7 | MCL65 Core | ||
| MRISC32-A1 | Marcus Geelnard | Так | , B4/pipelined | 32-розрядний RISC і векторний процесор | MRISC32 | VHDL |
| NEO430 | Stephan Nolting | Так | Wishbone (Avalon, AXI4-Lite) | 16-розрядний, сумісний з MSP430 | NEO430 | VHDL |
| , Nios II | Altera | Ні | Avalon | Verilog | ||
| Так | 32-розрядний, реалізований у ASIC, а також FPGA Actel, Altera, Xilinx | [3] | Verilog | |||
| TU Darmstadt / TU Dresden | Так | Custom ( support in development) | 18-розрядна архітектура | SpartanMC | Verilog | |
| SYNPIC12 | Miguel Angel Ajo Pelayo | MIT | Сумісний з PIC12F | nbee.es | VHDL | |
| Jan Gray | Ні | XSOC abstract bus | 16-bit RISC CPU and SoC featured in Circuit Cellar Magazine #116-118 | XSOC/xr16 | Schematic | |
| Yann Guidon | AGPLv3 | Direct SRAM | 16 or 32 bits, RTL in & asm in JS, microcontroller subset : ready | yasep.org (Firefox required) | VHDL | |
| ZipCPU | Gisselquist Technology | GPLv3 | Wishbone, B4/pipelined | 32-розрядний процесор, спроектований для мінімального використання ресурсів FPGA | zipcpu.com | Verilog |
| Zylin AS | Так | Стекова машина, 16/32-розрядні дані, підтримка ОС eCos | Zylin CPU | VHDL | ||
Див. також
Джерела
- Clive Maxfield (2006). (англ.). Архів оригіналу за 8 жовтня 2007. Процитовано 18 серпня 2012.
- (англ.). 2011. Архів оригіналу за 5 березня 2012.
- http://opencores.org/project,openfire_core,overview
Помилка цитування: Тег <ref> з назвою "zet86", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "MicroBlaze", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "Vassanyi", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "Wang", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "Kent", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "Eaton", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "DeLaere", визначений у <references>, не використовується в попередньому тексті.
Помилка цитування: Тег <ref> з назвою "Swan", визначений у <references>, не використовується в попередньому тексті.
<ref> з назвою "eweekly", визначений у <references>, не використовується в попередньому тексті.Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет
Programnij mikroprocesor angl soft microprocessor yadro mikroprocesora sho mozhe buti povnistyu implementovane za dopomogoyu sintezu logiki Fizichnim vtilennyam programnogo procesora mozhut buti rizni programovani logichni pristroyi taki yak ASIC FPGA CPLD U bilshosti aparatnih realizacij sintezuyetsya lishe odne procesorne yadro vtim sprobi vmistiti u odin FPGA bagato yader takozh zdijsnyuyutsya U takih multiyadernih procesorah resursi plati mozhut spilno vikoristovuvatisya usima yadrami i sintezovanimi pristroyami U deyakih dizajnah na odnomu FPGA mozhe nalichuvatisya sotni yader Porivnyannya deyakih programnih yaderProcesor Rozrobnik Vidkritij kod Shini Primitki Domashnya storinka Mova opisu Zasnovani na arhitekturi ARM Conor Santifort LGPLv2 1 ARMv2a 3 stadijnij abo 5 stadijnij konveyer Storinka proektu na Opencores Verilog en ARM Ni 70 200 MGc 32 bit RISC 1 Verilog Zasnovani na arhitekturi AVR Navre Sebastien Bourdeauducq Tak Direct SRAM 8 bit RISC sumisnij z Project page at Opencores Verilog pAVR Doru Cuturela Tak 8 bit RISC sumisnij z Project page at Opencores VHDL Zasnovani na arhitekturi Shawn Tan Tak Sumisnij z MicroBlaze EDK 3 2 AEMB Verilog Xilinx Ni PLB OPB FSL LMB AXI4 Virginia Tech CCM Lab Tak OPB FSL Sumisnij na rivni mashinnih kodiv z MicroBlaze Verilog LIRMM University of Montpellier CNRS Tak Sumisnij z MicroBlaze SecretBlaze VHDL Zasnovani na arhitekturi MCS 51 MCL51 Ni Nadnizki vimogi do resursiv 312 tablic LUT Artix 7 chotiriyaderna versiya 8051 vikoristovuye 1227 tablic mikrosekvenser yadro sumisne z 8051 MCL51 Core Altium Royalty free Intel 8051 Sumisnij z naborom komand 8 rozryadnogo mikrokontrolera Intel 8051 Ye alternativa z nizhchim clock cycle utochniti Zasnovani na arhitekturi MIPS BERI University of Cambridge BSD MIPS Project page Dossmatik CC BY NC 3 0 except commercial applicants have to pay a licence fee Pipelined bus Nabir komand MIPS I konveyer Dossmatik VHDL Altium Royalty free 32 bit style RISC modified Harvard architecture CPU Zasnovani na arhitekturi Pablo Bleyer Tak PicoBlaze sumisnij PacoBlaze Verilog Xilinx Ni VHDL Verilog Zasnovani na arhitekturi RISC V f32c Universitet Zagreba BSD AXI SDRAM SRAM 32 rozryadnij pidmnozhini naboriv komand RISC V abo MIPS zminyuvana arhitektura instrumentarij GCC f32c VHDL VexRiscv SpinalHDL Tak AXI4 Avalon 32 bit RISC V up to 340 MHz on Artix 7 Up to 1 44 DMIPS MHz https github com SpinalHDL VexRiscv SpinalHDL Zasnovani na arhitekturi SPARC ESA Tak AMBA2 SPARC V8 ESA VHDL Aeroflex Gaisler Tak AMBA2 SPARC V8 Aeroflex Gaisler VHDL OpenPiton Princeton Parallel Group Tak SPARC V9 OpenPiton Verilog OpenSPARC T1 Sun Tak 64 bit OpenSPARC net Verilog Tacus PIPE5 TemLib Tak Pipelined bus SPARC V8 TEMLIB VHDL Zasnovani na arhitekturi x86 CPU86 HT Lab Tak 8088 sumisnij cpu86 VHDL MCL86 Ni Tochna emulyaciya cikliv komand 8088 8086 realizaciya z mikrosekvenserom Vikoristovuye menshe 2 Kintex 7 MCL86 Core s80x86 Jamie Iles GPLv3 Custom 80186 compatible GPLv3 core s80x86 SystemVerilog Zeus Gomez Marmolejo Tak Povnij klon IBM PC z procesorom 8088 8086 80186 Zet Verilog Other architectures ARC International Synopsys Ni 16 32 rozryadnij RISC DesignWare ARC Verilog ERIC5 Entner Electronics Ni 9 rozryadnij RISC mali rozmiri kompilyator C ERIC5 VHDL H2 CPU Richard James Howe MIT Custom 16 rozryadna stekova mashina dlya pryamogo vikonannya program na Forth H2 CPU VHDL Instant SoC FPGA Cores Ni Custom 32 rozryadnij RISC V M Extension SoC opisano na C Instant SoC VHDL Martin Schoeberl Tak extension Stekova mashina zhorstkij realnij chas pryame vikonannya bajt kodu Java VHDL Tak LatticeMico8 Verilog LatticeMico32 Tak LatticeMico32 Verilog LXP32 Alex Kuznetsov MIT 32 bit 3 stadijnij konveyer lxp32 VHDL MCL65 Tak Yadro sumisne z 6502 za ciklami komand z mikrosekvenserom Potrebuye 252 tablici LUT u Spartan 7 MCL65 Core MRISC32 A1 Marcus Geelnard Tak B4 pipelined 32 rozryadnij RISC i vektornij procesor MRISC32 VHDL NEO430 Stephan Nolting Tak Wishbone Avalon AXI4 Lite 16 rozryadnij sumisnij z MSP430 NEO430 VHDL Nios II Altera Ni Avalon Verilog Tak 32 rozryadnij realizovanij u ASIC a takozh FPGA Actel Altera Xilinx 3 Verilog TU Darmstadt TU Dresden Tak Custom support in development 18 rozryadna arhitektura SpartanMC Verilog SYNPIC12 Miguel Angel Ajo Pelayo MIT Sumisnij z PIC12F nbee es VHDL Jan Gray Ni XSOC abstract bus 16 bit RISC CPU and SoC featured in Circuit Cellar Magazine 116 118 XSOC xr16 Schematic Yann Guidon AGPLv3 Direct SRAM 16 or 32 bits RTL in amp asm in JS microcontroller subset ready yasep org Firefox required VHDL ZipCPU Gisselquist Technology GPLv3 Wishbone B4 pipelined 32 rozryadnij procesor sproektovanij dlya minimalnogo vikoristannya resursiv FPGA zipcpu com Verilog Zylin AS Tak Stekova mashina 16 32 rozryadni dani pidtrimka OS eCos Zylin CPU VHDLDiv takozhSistema na kristali en VHDL Verilog SystemVerilogDzherelaClive Maxfield 2006 angl Arhiv originalu za 8 zhovtnya 2007 Procitovano 18 serpnya 2012 angl 2011 Arhiv originalu za 5 bereznya 2012 http opencores org project openfire core overview Pomilka cituvannya Teg lt ref gt z nazvoyu zet86 viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu MicroBlaze viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu Vassanyi viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu Wang viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu Kent viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu Eaton viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu DeLaere viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu Swan viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti Pomilka cituvannya Teg lt ref gt z nazvoyu eweekly viznachenij u lt references gt ne vikoristovuyetsya v poperednomu teksti