Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

SystemVerilog мова опису і верифікації апаратури що є розширенням мови Verilog SystemVerilogПарадигмаструктурна дизайн о

SystemVerilog

SystemVerilog

SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog.

SystemVerilog
Парадигмаструктурна (дизайн); об'єктно-орієнтована (верифікація)
Дата появи2002
ТворціІнститут інженерів з електротехніки та електроніки
Система типізаціїстатична, слабка
Основні реалізаціїIEEE 1800—2009 (2009-12-18)
Під впливом відVerilog і VHDL
Звичайні розширення файлів.sv

SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005.

У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009.

SystemVerilog може застосовуватися для опису RTL як розширення мови Verilog-2005. Для верифікації використовується об'єктно-орієнтована модель програмування.

Посилання

  • . systemverilog.ru. Архів оригіналу за 21 червня 2019. Процитовано 23 червня 2019.
В іншому мовному розділі є повніша стаття SystemVerilog(англ.). Ви можете допомогти, розширивши поточну статтю за допомогою з англійської.
  • Не перекладайте текст, який видається недостовірним або неякісним. Якщо можливо, перевірте текст за посиланнями, поданими в іншомовній статті.
  • Докладні рекомендації: див. .
image Це незавершена стаття про мови програмування.
Ви можете проєкту, виправивши або дописавши її.

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

SystemVerilog mova opisu i verifikaciyi aparaturi sho ye rozshirennyam movi Verilog SystemVerilogParadigmastrukturna dizajn ob yektno oriyentovana verifikaciya Data poyavi2002TvorciInstitut inzheneriv z elektrotehniki ta elektronikiSistema tipizaciyistatichna slabkaOsnovni realizaciyiIEEE 1800 2009 2009 12 18 Pid vplivom vidVerilog i VHDLZvichajni rozshirennya fajliv sv SystemVerilog buv stvorenij na bazi mov Superlog Accellera 2002 Znachna chastina funkcionalnosti pov yazanoyi z verifikaciyeyu bula vzyata z movi OpenVera Synopsys U 2005 SystemVerilog buv prijnyatij yak standart IEEE 1800 2005 U 2009 standart 1800 2005 buv ob yednanij z standartom movi Verilog IEEE 1364 2005 i bula prijnyata aktualna versiya SystemVerilog standart IEEE 1800 2009 SystemVerilog mozhe zastosovuvatisya dlya opisu RTL yak rozshirennya movi Verilog 2005 Dlya verifikaciyi vikoristovuyetsya ob yektno oriyentovana model programuvannya Posilannya systemverilog ru Arhiv originalu za 21 chervnya 2019 Procitovano 23 chervnya 2019 V inshomu movnomu rozdili ye povnisha stattya SystemVerilog angl Vi mozhete dopomogti rozshirivshi potochnu stattyu za dopomogoyu perekladu z anglijskoyi Ne perekladajte tekst yakij vidayetsya nedostovirnim abo neyakisnim Yaksho mozhlivo perevirte tekst za posilannyami podanimi v inshomovnij statti Dokladni rekomendaciyi div Vikipediya Pereklad Ce nezavershena stattya pro movi programuvannya Vi mozhete dopomogti proyektu vipravivshi abo dopisavshi yiyi

Дата публікації:
Топ