Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

AVX 512 це набір SIMD інструкцій для x86 процесорів Intel та AMD що розширюють 256 бітові інструкції Advanced Vector Ext

AVX-512

AVX-512

AVX-512 це набір SIMD-інструкцій для x86 процесорів Intel та AMD, що розширюють 256 бітові інструкції Advanced Vector Extensions 512-бітовими. Набір було запропоновано Intel у липні 2013 року та вперше реалізовано у співпроцесорі Intel Xeon Phi x200 (Knights Landing) в 2016 році, а потім у ряді центральних процесорів AMD та Intel.

Набір AVX-512 складається блоку інструкцій AVX-512F (AVX-512 Foundation) що вимагається для всіх реалізацій AVX-512, а також інших інструкцій, не всі з яких були реалізовані в різних процесорах. Ця політика є відходом від історичної вимоги впровадження всього блоку інструкцій.

Окрім розширення більшості 256-бітних інструкцій, AVX-512 додає різні нові операції, такі як нові конверсія (перетворення даних), операції розсіювання (scatter) та перестановки. Кількість регістрів AVX збільшена з 16 до 32, а також додано 8 нових "маскових регістрів", які дозволяють гнучко обирати та комбінувати результати інструкцій. У процесорах з розширенням векторної довжини (VL), яке присутнє у більшості CPU з підтримкою AVX-512, ці інструкції можна використовувати також для роботи з векторами розміром 128 та 256 біт. Варто зазначити, що AVX-512 – не перший 512-бітний набір SIMD-інструкцій від Intel. Раніші 512-бітні SIMD-інструкції, що використовувались у копроцесорах Xeon Phi, першого покоління (розроблені на базі проекту Larrabee), мають схожу поведінку, але не сумісні з AVX на двійковому рівні.

Набір інструкцій

Набір інструкцій AVX-512 складається з кількох окремих наборів, кожен із яких має власний унікальний біт в функції CPUID; однак вони зазвичай групуються за поколінням процесорів, які їх реалізують.

F, CD, ER, PF - Булі впроваджені в Xeon Phi x200 (Knights Landing) та процесорах Xeon Gold/Platinum (Skylake SP "Purley")

  • AVX-512 Foundation (F) – це базова група, вона розширює більшість 32 бітових та 64 бітових AVX інструкцій за допомогою схеми кодування що називається EVEX (enhanced vector extension). Це дозволяє використовувати регістри розміром 512 біт, маски операцій для гнучкого керування даними, а також вбудоване округлення та контроль помилок.
  • AVX-512 Conflict Detection Instructions (CD) – інструкції для ефективного виявлення конфліктів під час виконання векторних операцій.
  • AVX-512 Exponential and Reciprocal Instructions (ER) – інструкції для обчислення експонент та обернених величин. Вони допомагають реалізувати складні математичні обчислення.
  • AVX-512 Prefetch Instructions (PF) – нові інструкції для попереднього завантаження даних у кеш процесора.

VL, DQ, BW - Представлені в Skylake X та Cannon Lake.

  • AVX-512 Vector Length Extensions (VL) - розширює функціональність більшості інструкцій AVX-512, дозволяючи їм працювати з 128-бітними (XMM) та 256-бітними (YMM) регістрами.
  • AVX-512 Doubleword and Quadword Instructions (DQ) – додає нові 32 бітові та 64 бітові AVX-512 інструкції.
  • AVX-512 Byte and Word Instructions (BW) – розширює AVX-512 на 8 бітові та 16 бітові операції з цілими числами
Така група команд дозволяє працювати з числами що не потребують 512 бітової точності чи діапазону значень.

IFMA, VBMI - Представлені в Cannon Lake.

  • AVX-512 Integer Fused Multiply Add (IFMA) – операції "перемножити та додати" цілих 52 бітових чисел (цей тип використовується в арифметиці javascript, яка базується на числах з рухомою комою подвійної точності.
  • AVX-512 Vector Byte Manipulation Instructions (VBMI) - інструкції для маніпуляції окремими байтами та словами даних. Вони дозволяють виконувати завантаження, збереження та конкатенацію даних зі здвигами. Це корисно для обробки текстових даних, графічних зображень та інших задач, де потрібні детальні операції з окремими бітами чи байтами.

4VNNIW, 4FMAPS — Представлені в Knights Mill.

  • AVX-512 Vector Neural Network Instructions Word variable precision (4VNNIW) – векторні інструкції для глибинного навчання, що працюють зі словом змінної точності.
  • AVX-512 Fused Multiply Accumulation Packed Single precision (4FMAPS) – векторні інструкції для глибинного навчання, що працюють з даними з рухомою комою одинарної точності.

VPOPCNTDQ - Інструкція для підрахунку кількості одиничних бітів у кожному елементі вектора. Використовується для обробки бітових масок, та різних алгоритмів.

VNNI, VBMI2, BITALG - Представлені в Ice Lake.

  • AVX-512 Vector Neural Network Instructions (VNNI) – векторизовані інструкції для "глибокого навчання".
  • AVX-512 Vector Byte Manipulation Instructions 2 (VBMI2) – інструкції для маніпуляції окремими байтами та словами даних для 1-2 байтових змінних.
  • AVX-512 Bit Algorithms (BITALG) – набір інструкцій для роботи з бітами даних на рівні байтів та слів. Вони розширюють можливості VPOPCNTDQ, дозволяючи виконувати більш складні маніпуляції з бітами.

VP2INTERSECT - Представлені в Tiger Lake.

  • AVX-512 Vector Pair Intersection to a Pair of Mask Registers (VP2INTERSECT) - порівнює маски регістри. Використовується в алгоритмах обробки зображень, комп'ютерної графіки та інших задач, де потрібно визначати спільні області в двох наборах даних.

GFNI – інструкції для роботи з полями Галуа, що використовується в криптографії..

VPCLMULQDQ (Carry-Less Multiplication of Quadwords) - цілочислове множення дуже великих чисел.

VAES (VEX та EVEX-encoded AES) - інструкції, що дозволяє виконувати шифрування та дешифрування даних за стандартом AES з високою продуктивністю. Представлені в Ice Lake.

Процесори з AVX-512

  • Intel
    • Knights Landing (Xeon Phi x200): AVX-512 F, CD, ER, PF
    • Knights Mill (Xeon Phi x205): AVX-512 F, CD, ER, PF, 4FMAPS, 4VNNIW, VPOPCNTDQ
    • Skylake-SP, Skylake-X : AVX-512 F, CD, VL, DQ, BW
    • Cannon Lake : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI
    • Cascade Lake : AVX-512 F, CD, VL, DQ, BW, VNNI
    • Cooper Lake : AVX-512 F, CD, VL, DQ, BW, VNNI, BF16
    • Ice Lake, Rocket Lake : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES
    • Tiger Lake (офіційно за винятком Pentium і Celeron): AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES, VP2INTERSECT
    • Alder Lake (офіційно ніколи не підтримувався Intel, повністю видалено в новіших ЦП Note 1 ): AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES, BF16, VP2INTERSECT, FP16
    • Sapphire Rapids : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES, BF16, FP16
  • [en]
    • "CNS" ядро : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI
  • AMD
    • Zen 4 : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES, BF16
    •  : AVX-512 F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, VPOPCNTDQ, BITALG, VNNI, VPCLMULQDQ, GFNI, VAES, BF16, VP2INTERSECT

Примітки

  1. James Reinders (23 July 2013). AVX-512 Instructions. Intel. Процитовано 20 August 2013.
  2. Kusswurm, 2022, с. 223.
  3. James Reinders (17 July 2014). Additional AVX-512 instructions. Intel. Процитовано 3 August 2014.
  4. Anton Shilov. Intel 'Skylake' processors for PCs will not support AVX-512 instructions. Kitguru.net. Процитовано 17 березня 2015.
  5. Intel will add deep-learning instructions to its processors. 14 October 2016.
  6. Intel Architecture Instruction Set Extensions Programming Reference (PDF). Intel. Процитовано 29 січня 2014.
  7. Intel Architecture Instruction Set Extensions and Future Features Programming Reference. Intel. Процитовано 16 жовтня 2017.
  8. Intel Xeon Phi Processor product brief. Intel. Процитовано 12 October 2016.
  9. Intel unveils X-series platform: Up to 18 cores and 36 threads, from $242 to $2,000. Ars Technica (en-us) . Процитовано 30 травня 2017.
  10. Intel Advanced Vector Extensions 2015/2016: Support in GNU Compiler Collection (PDF). Gcc.gnu.org. Процитовано 20 жовтня 2016.
  11. Patrizio, Andy (21 September 2015). . Itworld.org. Архів оригіналу за 21 жовтня 2016. Процитовано 20 жовтня 2016.
  12. Intel Core i9-11900K Review - World's Fastest Gaming Processor?. www.techpowerup.com. 30 March 2021.
  13. "Add rocketlake to gcc" commit. gcc.gnu.org.
  14. Using the GNU Compiler Collection (GCC): x86 Options. GNU. Процитовано 14 жовтня 2019.
  15. Cutress, Ian; Frumusanu, Andrei. The Intel 12th Gen Core i9-12900K Review: Hybrid Performance Brings Hybrid Complexity. www.anandtech.com. Процитовано 5 November 2021.
  16. Larabel, Michael. Intel Core i9 12900K "Alder Lake" AVX-512 On Linux. www.phoronix.com. Процитовано 8 листопада 2021.
  17. Larabel, Michael. AVX-512 Performance Comparison: AMD Genoa vs. Intel Sapphire Rapids & Ice Lake. www.phoronix.com. Процитовано 19 січня 2023.
  18. . 2 August 2022. Архів оригіналу за 12 грудня 2019.{{}}: Обслуговування CS1:Сторінки з посиланнями на джерела, що мають непридатні URL ()
  19. x86, x64 Instruction Latency, Memory Latency and CPUID dumps (instlatx64). users.atw.hu.
  20. AMD Zen 4 Based Ryzen CPUs May Feature Up to 24 Cores, Support for AVX512 Vectors. Hardware Times (амер.). 23 травня 2021. Процитовано 2 вересня 2021.
  21. Hagedoorn, Hilbert (18 May 2021). AMD working on a prodigious 96-core EPYC processor. Guru3D.com (en-us) . Процитовано 25 травня 2021.
  22. clamchowder (23 серпня 2021). Details on the Gigabyte Leak. Chips And Cheese (en-us) . Процитовано 10 червня 2022.
  23. ((W1zzard)) (26 May 2022). AMD Answers Our Zen 4 Tech Questions, with Robert Hallock. TechPowerUp (en-us) . Процитовано 29 травня 2022.
  24. Larabel, Michael (26 вересня 2022). AMD Zen 4 AVX-512 Performance Analysis On The Ryzen 9 7950X. www.phoronix.com.
  25. Larabel, Michael (10 лютого 2024). AMD Zen 5 Compiler Support Posted For GCC - Confirms New AVX Features & More. www.phoronix.com (амер.).

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

AVX 512 ce nabir SIMD instrukcij dlya x86 procesoriv Intel ta AMD sho rozshiryuyut 256 bitovi instrukciyi Advanced Vector Extensions 512 bitovimi Nabir bulo zaproponovano Intel u lipni 2013 roku ta vpershe realizovano u spivprocesori Intel Xeon Phi x200 Knights Landing v 2016 roci a potim u ryadi centralnih procesoriv AMD ta Intel Nabir AVX 512 skladayetsya bloku instrukcij AVX 512F AVX 512 Foundation sho vimagayetsya dlya vsih realizacij AVX 512 a takozh inshih instrukcij ne vsi z yakih buli realizovani v riznih procesorah Cya politika ye vidhodom vid istorichnoyi vimogi vprovadzhennya vsogo bloku instrukcij Okrim rozshirennya bilshosti 256 bitnih instrukcij AVX 512 dodaye rizni novi operaciyi taki yak novi konversiya peretvorennya danih operaciyi rozsiyuvannya scatter ta perestanovki Kilkist registriv AVX zbilshena z 16 do 32 a takozh dodano 8 novih maskovih registriv yaki dozvolyayut gnuchko obirati ta kombinuvati rezultati instrukcij U procesorah z rozshirennyam vektornoyi dovzhini VL yake prisutnye u bilshosti CPU z pidtrimkoyu AVX 512 ci instrukciyi mozhna vikoristovuvati takozh dlya roboti z vektorami rozmirom 128 ta 256 bit Varto zaznachiti sho AVX 512 ne pershij 512 bitnij nabir SIMD instrukcij vid Intel Ranishi 512 bitni SIMD instrukciyi sho vikoristovuvalis u koprocesorah Xeon Phi pershogo pokolinnya rozrobleni na bazi proektu Larrabee mayut shozhu povedinku ale ne sumisni z AVX na dvijkovomu rivni Nabir instrukcijNabir instrukcij AVX 512 skladayetsya z kilkoh okremih naboriv kozhen iz yakih maye vlasnij unikalnij bit v funkciyi CPUID odnak voni zazvichaj grupuyutsya za pokolinnyam procesoriv yaki yih realizuyut F CD ER PF Buli vprovadzheni v Xeon Phi x200 Knights Landing ta procesorah Xeon Gold Platinum Skylake SP Purley AVX 512 Foundation F ce bazova grupa vona rozshiryuye bilshist 32 bitovih ta 64 bitovih AVX instrukcij za dopomogoyu shemi koduvannya sho nazivayetsya EVEX enhanced vector extension Ce dozvolyaye vikoristovuvati registri rozmirom 512 bit maski operacij dlya gnuchkogo keruvannya danimi a takozh vbudovane okruglennya ta kontrol pomilok AVX 512 Conflict Detection Instructions CD instrukciyi dlya efektivnogo viyavlennya konfliktiv pid chas vikonannya vektornih operacij AVX 512 Exponential and Reciprocal Instructions ER instrukciyi dlya obchislennya eksponent ta obernenih velichin Voni dopomagayut realizuvati skladni matematichni obchislennya AVX 512 Prefetch Instructions PF novi instrukciyi dlya poperednogo zavantazhennya danih u kesh procesora VL DQ BW Predstavleni v Skylake X ta Cannon Lake AVX 512 Vector Length Extensions VL rozshiryuye funkcionalnist bilshosti instrukcij AVX 512 dozvolyayuchi yim pracyuvati z 128 bitnimi XMM ta 256 bitnimi YMM registrami AVX 512 Doubleword and Quadword Instructions DQ dodaye novi 32 bitovi ta 64 bitovi AVX 512 instrukciyi AVX 512 Byte and Word Instructions BW rozshiryuye AVX 512 na 8 bitovi ta 16 bitovi operaciyi z cilimi chislami Taka grupa komand dozvolyaye pracyuvati z chislami sho ne potrebuyut 512 bitovoyi tochnosti chi diapazonu znachen IFMA VBMI Predstavleni v Cannon Lake AVX 512 Integer Fused Multiply Add IFMA operaciyi peremnozhiti ta dodati cilih 52 bitovih chisel cej tip vikoristovuyetsya v arifmetici javascript yaka bazuyetsya na chislah z ruhomoyu komoyu podvijnoyi tochnosti AVX 512 Vector Byte Manipulation Instructions VBMI instrukciyi dlya manipulyaciyi okremimi bajtami ta slovami danih Voni dozvolyayut vikonuvati zavantazhennya zberezhennya ta konkatenaciyu danih zi zdvigami Ce korisno dlya obrobki tekstovih danih grafichnih zobrazhen ta inshih zadach de potribni detalni operaciyi z okremimi bitami chi bajtami 4VNNIW 4FMAPS Predstavleni v Knights Mill AVX 512 Vector Neural Network Instructions Word variable precision 4VNNIW vektorni instrukciyi dlya glibinnogo navchannya sho pracyuyut zi slovom zminnoyi tochnosti AVX 512 Fused Multiply Accumulation Packed Single precision 4FMAPS vektorni instrukciyi dlya glibinnogo navchannya sho pracyuyut z danimi z ruhomoyu komoyu odinarnoyi tochnosti VPOPCNTDQ Instrukciya dlya pidrahunku kilkosti odinichnih bitiv u kozhnomu elementi vektora Vikoristovuyetsya dlya obrobki bitovih masok ta riznih algoritmiv VNNI VBMI2 BITALG Predstavleni v Ice Lake AVX 512 Vector Neural Network Instructions VNNI vektorizovani instrukciyi dlya glibokogo navchannya AVX 512 Vector Byte Manipulation Instructions 2 VBMI2 instrukciyi dlya manipulyaciyi okremimi bajtami ta slovami danih dlya 1 2 bajtovih zminnih AVX 512 Bit Algorithms BITALG nabir instrukcij dlya roboti z bitami danih na rivni bajtiv ta sliv Voni rozshiryuyut mozhlivosti VPOPCNTDQ dozvolyayuchi vikonuvati bilsh skladni manipulyaciyi z bitami VP2INTERSECT Predstavleni v Tiger Lake AVX 512 Vector Pair Intersection to a Pair of Mask Registers VP2INTERSECT porivnyuye maski registri Vikoristovuyetsya v algoritmah obrobki zobrazhen komp yuternoyi grafiki ta inshih zadach de potribno viznachati spilni oblasti v dvoh naborah danih GFNI instrukciyi dlya roboti z polyami Galua sho vikoristovuyetsya v kriptografiyi VPCLMULQDQ Carry Less Multiplication of Quadwords cilochislove mnozhennya duzhe velikih chisel VAES VEX ta EVEX encoded AES instrukciyi sho dozvolyaye vikonuvati shifruvannya ta deshifruvannya danih za standartom AES z visokoyu produktivnistyu Predstavleni v Ice Lake Procesori z AVX 512Intel Knights Landing Xeon Phi x200 AVX 512 F CD ER PF Knights Mill Xeon Phi x205 AVX 512 F CD ER PF 4FMAPS 4VNNIW VPOPCNTDQ Skylake SP Skylake X AVX 512 F CD VL DQ BW Cannon Lake AVX 512 F CD VL DQ BW IFMA VBMI Cascade Lake AVX 512 F CD VL DQ BW VNNI Cooper Lake AVX 512 F CD VL DQ BW VNNI BF16 Ice Lake Rocket Lake AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES Tiger Lake oficijno za vinyatkom Pentium i Celeron AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES VP2INTERSECT Alder Lake oficijno nikoli ne pidtrimuvavsya Intel povnistyu vidaleno v novishih CP Note 1 AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES BF16 VP2INTERSECT FP16 Sapphire Rapids AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES BF16 FP16 en CNS yadro AVX 512 F CD VL DQ BW IFMA VBMI AMD Zen 4 AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES BF16 AVX 512 F CD VL DQ BW IFMA VBMI VBMI2 VPOPCNTDQ BITALG VNNI VPCLMULQDQ GFNI VAES BF16 VP2INTERSECTPrimitkiJames Reinders 23 July 2013 AVX 512 Instructions Intel Procitovano 20 August 2013 Kusswurm 2022 s 223 James Reinders 17 July 2014 Additional AVX 512 instructions Intel Procitovano 3 August 2014 Anton Shilov Intel Skylake processors for PCs will not support AVX 512 instructions Kitguru net Procitovano 17 bereznya 2015 Intel will add deep learning instructions to its processors 14 October 2016 Intel Architecture Instruction Set Extensions Programming Reference PDF Intel Procitovano 29 sichnya 2014 Intel Architecture Instruction Set Extensions and Future Features Programming Reference Intel Procitovano 16 zhovtnya 2017 Intel Xeon Phi Processor product brief Intel Procitovano 12 October 2016 Intel unveils X series platform Up to 18 cores and 36 threads from 242 to 2 000 Ars Technica en us Procitovano 30 travnya 2017 Intel Advanced Vector Extensions 2015 2016 Support in GNU Compiler Collection PDF Gcc gnu org Procitovano 20 zhovtnya 2016 Patrizio Andy 21 September 2015 Itworld org Arhiv originalu za 21 zhovtnya 2016 Procitovano 20 zhovtnya 2016 Intel Core i9 11900K Review World s Fastest Gaming Processor www techpowerup com 30 March 2021 Add rocketlake to gcc commit gcc gnu org Using the GNU Compiler Collection GCC x86 Options GNU Procitovano 14 zhovtnya 2019 Cutress Ian Frumusanu Andrei The Intel 12th Gen Core i9 12900K Review Hybrid Performance Brings Hybrid Complexity www anandtech com Procitovano 5 November 2021 Larabel Michael Intel Core i9 12900K Alder Lake AVX 512 On Linux www phoronix com Procitovano 8 listopada 2021 Larabel Michael AVX 512 Performance Comparison AMD Genoa vs Intel Sapphire Rapids amp Ice Lake www phoronix com Procitovano 19 sichnya 2023 2 August 2022 Arhiv originalu za 12 grudnya 2019 a href wiki D0 A8 D0 B0 D0 B1 D0 BB D0 BE D0 BD Cite web title Shablon Cite web cite web a Obslugovuvannya CS1 Storinki z posilannyami na dzherela sho mayut nepridatni URL posilannya x86 x64 Instruction Latency Memory Latency and CPUID dumps instlatx64 users atw hu AMD Zen 4 Based Ryzen CPUs May Feature Up to 24 Cores Support for AVX512 Vectors Hardware Times amer 23 travnya 2021 Procitovano 2 veresnya 2021 Hagedoorn Hilbert 18 May 2021 AMD working on a prodigious 96 core EPYC processor Guru3D com en us Procitovano 25 travnya 2021 clamchowder 23 serpnya 2021 Details on the Gigabyte Leak Chips And Cheese en us Procitovano 10 chervnya 2022 W1zzard 26 May 2022 AMD Answers Our Zen 4 Tech Questions with Robert Hallock TechPowerUp en us Procitovano 29 travnya 2022 Larabel Michael 26 veresnya 2022 AMD Zen 4 AVX 512 Performance Analysis On The Ryzen 9 7950X www phoronix com Larabel Michael 10 lyutogo 2024 AMD Zen 5 Compiler Support Posted For GCC Confirms New AVX Features amp More www phoronix com amer

Дата публікації:
Топ