Секційний процесор

Секційний процесор (англ. bit slicing CPU) — центральний процесор, сконструйований з модулів, або секцій, з меншою розрядністю, ніж розрядність самого процесора (наприклад, 32-розрядний процесор, збудований з чотирьох 8-розрядних модулів). Теоретично можливим є n-секційний процесор.

Мікросхема 4-розрядного ТТЛ (АЛП) 74S181 фірми Texas Instruments.

Секційні процесори були популярні у мінікомп'ютерах 1960-1980-х років, але поступилися мікропроцесорам, що реалізовуються у вигляді одного кристалу і є суттєво дешевшими при масовому виробництві. З виникненням і розвитком квантових комп'ютерів, спостерігається деяке поновлення інтересу до секційного підходу, зокрема при проектуванні квантових арифметично-логічних пристроїв. Програмно реалізований варіант секційної архітектури знаходить застосування у криптографії.

Архітектура

Секційні процесори, як правило, базуються на мікросхемах чи елементах Арифметико-логічного пристрою (АЛП) розрядності 1, 2, 4, 8 або 16 біт, а також схемах реалізації допоміжних сигналів (наприклад, (переносу) чи ), що є внутрішніми у мікропроцесорах. Розрядність секцій не обов'язково повинна мати степінь двійки, наприклад, три 1-розрядних АЛП можуть використовуватись як основа для 3-розрядного процесора.

Логіка керування сигналами процесора і АЛП реалізується, як правило, з використанням або керуючого ПЗП.

Історичні відомості

Секціонування використовувалося у комп'ютерах ще до появи інтегральних схем (хоча даний термін і не використовувався). Однією з перших секційних машин була , збудована у математичній лабораторії Кембриджського університету у 1956—1958 роках.^[]

Мейнфрейми серії (UNIVAC) 1100 мали 36-розрядну архітектуру, і починаючи з моделі 1100/60 (1979 рік) використовували дев'ять 4-розрядних мікросхем АЛП

Технологія інтегральних схем 1960-1970-х років була значно дорожчою, ніж у 21-му столітті. Ідея використання кількох дешевших мікросхем (АЛП) меншої розрядності замість однієї дорогої швидко знайшла своє застосування. Типові процесори того часу, на зразок DEC PDP-11 чи мали розрядність 16 біт, пізніше з'явилися і 32-розрядні секційні машини (наприклад, деякі варіанти VAX).

Конструювання процесорів з секцій широко використовувалося у академічному середовищі, і дозволяло студентам збудувати ЦП власної архітектури з мікросхем (наприклад, ), які можна придбати у вільному продажу.

Комп'ютер Xerox Alto також мав секційний процесор унікальної архітектури, де мікропрограмування було доступне користувачеві.

Секційні АЛП 1970-1980-х років були збудовані на основі біполярної ТТЛ-технології, що дозволяло отримати непогані показники швидкодії, значно кращі, ніж у мікросхем КМОН тих років.

Відомі реалізації

• 2-розрядні секції:
  • Сімейство (1974), наприклад, Intel 3002 / 3001 (також вироблявся фірмами та )
  • Сімейство (1977)

• 4-розрядні секції:
  • National / (1973), також вироблявся
  • Сімейство National (1973), наприклад IMP-00A/520D (RALU) + IMP16A/521D/522D, каскадується до 16-біт
  • AMD family (1975), наприклад AM2901, AM2903
  • Сімейство 5700/6700 (1974), наприклад MMI 5701 / MMI 6701 (також вироблявся )
  • Texas Instruments SBP0400 (1975), каскадується до 16-біт
  • Texas Instruments (1970)
  • Texas Instruments +
  • Texas Instruments + (1976)
  • Fairchild (MACROLOGIC),
  • Сімейство (1979), наприклад MC10800

• 8-розрядні секції:
  • Сімейство National Semiconductor (1974), каскадується до 32-біт
  • Texas Instruments /
  • Fairchild
  • U830C (1978/1981), каскадується до 32-біт

• 16-розрядні секції:
  • Сімейство AMD
  • Synopsys

Сучасне використання

Програмний підхід

Наприкінці 1990-х років було запропоновано використовувати поняття bit-slicing для реалізації віртуальних паралельних машин на основі ЦП загального призначення. Така машина може застосовуватись, наприклад, для обчислення операцій SIMD довільної ширини. Така технологія інколи називається ^[en] (англ. SIMD Within A Register). Одне з застосувань SWAR — криптографія (наприклад, DES).

Квантові комп'ютери

Було запропоновано ідею реалізацію комп'ютера з тактовою частотою 50 ГГц, що складається з 4-розрядних надпровідникових секцій АЛП.

Джерела

1. Benadjila, Ryad; Guo, Jian; Lomné, Victor; Peyrin, Thomas (21 березня 2014). . Cryptology Archive Report 2013/445. Архів оригіналу за 17 серпня 2017. Процитовано 17 лютого 2018.
2. . Cs.umd.edu. Архів оригіналу за 8 травня 2017. Процитовано 5 листопада 2017. Here's how you would put three 1-bit ALU to create a 3-bit ALU
3. . 6502.org. Архів оригіналу за 18 липня 2018. Процитовано 5 листопада 2017.
4. (PDF). Архів оригіналу (PDF) за 11 червня 2016. Процитовано 28 січня 2016.{{}}: Обслуговування CS1: Сторінки з текстом «archived copy» як значення параметру title ()
5. . Cpushack.com. Архів оригіналу за 7 листопада 2017. Процитовано 5 листопада 2017.
6. (PDF). Signetics. Архів оригіналу (PDF) за 12 лютого 2011. Процитовано 17 лютого 2018.
7. . En.wikichip.org. Архів оригіналу за 7 листопада 2017. Процитовано 5 листопада 2017.
8. . Cpushack.com. Архів оригіналу за 7 листопада 2017. Процитовано 5 листопада 2017.
9. (PDF). Архів оригіналу (PDF) за 11 лютого 2011. Процитовано 21 травня 2017.{{}}: Обслуговування CS1: Сторінки з текстом «archived copy» як значення параметру title ()
10. . En.wikichip.org. Архів оригіналу за 7 листопада 2017. Процитовано 5 листопада 2017.
11. (PDF). En.wikichip.org. Архів оригіналу (PDF) за 7 листопада 2017. Процитовано 5 листопада 2017.
12. . Cpushack.com. Архів оригіналу за 7 листопада 2017. Процитовано 5 листопада 2017.
13. . Darkside.com.au. Архів оригіналу за 2 жовтня 2018. Процитовано 5 листопада 2017.
14. A Fast New DES Implementation in Software. — 1997. — 2 липня. з джерела 7 листопада 2017. Процитовано 5 листопада 2017.
15. Tang, Guang-Ming; Takata, Kensuke; Tanaka, Masamitsu; Fujimaki, Akira; Takagi, Kazuyoshi; Takagi, Naofumi (January 2016). . IEEE Transactions on Applied Superconductivity. 26 (1). doi:10.1109/TASC.2015.2507125. 1300106. Архів оригіналу за 7 листопада 2017. Процитовано 17 лютого 2018. […] 4-bit bit-slice arithmetic logic unit (ALU) for 32-bit rapid single-flux-quantum microprocessors was demonstrated. The proposed ALU covers all of the ALU operations for the MIPS32 instruction set. […] It consists of 3481 with an area of 3.09 × 1.66 mm². It achieved the target frequency of 50 GHz and a latency of 524 ps for a 32-bit operation, at the designed voltage of 2.5 mV […] Another 8-bit parallel ALU has been designed and fabricated with target processing frequency of 30 GHz […] To achieve comparable performance to CMOS parallel microprocessors operating at 2–3 GHz, 4-bit bit-slice processing should be performed with a clock frequency of several tens of gigahertz. Several bit-serial arithmetic circuits have been successfully demonstrated with high-speed clocks of above 50 GHz […]