Azərbaycanca AzərbaycancaБеларускі БеларускіDansk DanskDeutsch DeutschEspañola EspañolaFrançais FrançaisIndonesia IndonesiaItaliana Italiana日本語 日本語Қазақ ҚазақLietuvos LietuvosNederlands NederlandsPortuguês PortuguêsРусский Русскийසිංහල සිංහලแบบไทย แบบไทยTürkçe TürkçeУкраїнська Українська中國人 中國人United State United StateAfrikaans Afrikaans
Підтримка
www.wikidata.uk-ua.nina.az

SW26010 260 ядерний процесор спроектований китайським Національним центром з проектування високопродуктивних інтегральни

SW26010

SW26010

SW26010 - 260-ядерний процесор, спроектований китайським «Національним центром з проектування високопродуктивних інтегральних мікросхем» в Шанхаї. У процесорі реалізована 64-бітова RISC-мікроархітектура , розроблена в Китаї. SW26010 складається з 4 груп (званих кластерами) по 64 «обчислювально-процесорних елемента» (англ. compute-processing elements, CPE), розташованих у вигляді матриці 8 × 8 елементів. CPE виконують SIMD-інструкції і можуть виконувати за один цикл 8 операцій над числами з рухомою комою одинарної точності. Кожен кластер супроводжується більш традиційним ядром загального призначення, званим «керувальним процесорним елементом» (англ. management processing element, MPE), і забезпечує функції моніторингу та управління. Кожен кластер має свій власний контролер пам'яті DDR3 SDRAM і банк пам'яті (англ. Memory bank) зі своїм власним адресним простором. Процесор працює з тактовою частотою 1,45 ГГц.

Кожен CPE має внутрішню надоперативну пам'ять (англ. Scratchpad memory) розміром 64 Кб для даних і 16 КБ для інструкцій, які поєднуються за допомогою «мережі-на-кристалі» (англ. Network on a chip), замість традиційної ієрархії кеш-пам'яті (англ. Cache hierarchy). MPE має більш традиційну схему з 32 Кб кеш-пам'яті 1-го рівня для даних і інструкцій і 256 Кб кеш-пам'яті 2-го рівня. Мережа-на-кристалі з'єднана з єдиним внутрішньосистемним інтерфейсом, який з'єднує мікросхему із зовнішнім світом.

SW26010 застосовуються в суперкомп'ютері Sunway TaihuLight, який з листопада 2016 по 8 червня 2018 року займав 1-е місце по продуктивності в рейтингу TOP500. В Sunway TaihuLight використовується 40 960 процесорів SW26010, продуктивність в тесті LINPACK benchmarks досягає 93,01 PFLOPS.

Примітки

  1. Dongarra, Jack (20 червня 2016). (PDF). www.netlib.org. Архів оригіналу (PDF) за 10 листопада 2018. Процитовано 20 червня 2016.
  2. Fu, H H; Liao, JF; Yang, J Z (2016). . Sci. China Inf. Sci. doi:10.1007/s11432-016-5588-7. Архів оригіналу за 25 січня 2020. Процитовано 22 червня 2016. {{}}: Недійсний |displayauthors=3 ()
  3. Trader, Tiffany (19 червня 2016). . HPC Wire. Архів оригіналу за 21 червня 2016. Процитовано 21 червня 2016. Each core of the CPE has a single floating point that can perform 8 flops per cycle per core (64-bit floating point arithmetic) and the MPE has a dual pipeline each of which can perform 8 flops per cycle per pipeline (64-bit floating point arithmetic)
  4. Hemsoth, Nicole (20 червня 2016). . The Next Platform. Архів оригіналу за 21 червня 2016. Процитовано 20 червня 2016.
  5. Lendino, Jamie (20 червня 2016). . Extremetech. Архів оригіналу за 21 червня 2016. Процитовано 21 червня 2016. The TOP500 report said that the chip also lacks any traditional L1-L2-L3 cache, and instead has 12KB of instruction cache and 64KB “local scratchpad” that works sort of like an L1 cache.
  6. (PDF). Архів оригіналу (PDF) за 18 жовтня 2017. Процитовано 29 жовтня 2018.{{}}: Обслуговування CS1: Сторінки з текстом «archived copy» як значення параметру title ()
  7. . TOP 500. 14 листопада 2016. Архів оригіналу за 3 грудня 2016. Процитовано 26 листопада 2016.

Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет

SW26010 260 yadernij procesor sproektovanij kitajskim Nacionalnim centrom z proektuvannya visokoproduktivnih integralnih mikroshem v Shanhayi U procesori realizovana 64 bitova RISC mikroarhitektura rozroblena v Kitayi SW26010 skladayetsya z 4 grup zvanih klasterami po 64 obchislyuvalno procesornih elementa angl compute processing elements CPE roztashovanih u viglyadi matrici 8 8 elementiv CPE vikonuyut SIMD instrukciyi i mozhut vikonuvati za odin cikl 8 operacij nad chislami z ruhomoyu komoyu odinarnoyi tochnosti Kozhen klaster suprovodzhuyetsya bilsh tradicijnim yadrom zagalnogo priznachennya zvanim keruvalnim procesornim elementom angl management processing element MPE i zabezpechuye funkciyi monitoringu ta upravlinnya Kozhen klaster maye svij vlasnij kontroler pam yati DDR3 SDRAM i bank pam yati angl Memory bank zi svoyim vlasnim adresnim prostorom Procesor pracyuye z taktovoyu chastotoyu 1 45 GGc Kozhen CPE maye vnutrishnyu nadoperativnu pam yat angl Scratchpad memory rozmirom 64 Kb dlya danih i 16 KB dlya instrukcij yaki poyednuyutsya za dopomogoyu merezhi na kristali angl Network on a chip zamist tradicijnoyi iyerarhiyi kesh pam yati angl Cache hierarchy MPE maye bilsh tradicijnu shemu z 32 Kb kesh pam yati 1 go rivnya dlya danih i instrukcij i 256 Kb kesh pam yati 2 go rivnya Merezha na kristali z yednana z yedinim vnutrishnosistemnim interfejsom yakij z yednuye mikroshemu iz zovnishnim svitom SW26010 zastosovuyutsya v superkomp yuteri Sunway TaihuLight yakij z listopada 2016 po 8 chervnya 2018 roku zajmav 1 e misce po produktivnosti v rejtingu TOP500 V Sunway TaihuLight vikoristovuyetsya 40 960 procesoriv SW26010 produktivnist v testi LINPACK benchmarks dosyagaye 93 01 PFLOPS PrimitkiDongarra Jack 20 chervnya 2016 PDF www netlib org Arhiv originalu PDF za 10 listopada 2018 Procitovano 20 chervnya 2016 Fu H H Liao JF Yang J Z 2016 Sci China Inf Sci doi 10 1007 s11432 016 5588 7 Arhiv originalu za 25 sichnya 2020 Procitovano 22 chervnya 2016 a href wiki D0 A8 D0 B0 D0 B1 D0 BB D0 BE D0 BD Cite journal title Shablon Cite journal cite journal a Nedijsnij displayauthors 3 dovidka Trader Tiffany 19 chervnya 2016 HPC Wire Arhiv originalu za 21 chervnya 2016 Procitovano 21 chervnya 2016 Each core of the CPE has a single floating point that can perform 8 flops per cycle per core 64 bit floating point arithmetic and the MPE has a dual pipeline each of which can perform 8 flops per cycle per pipeline 64 bit floating point arithmetic Hemsoth Nicole 20 chervnya 2016 The Next Platform Arhiv originalu za 21 chervnya 2016 Procitovano 20 chervnya 2016 Lendino Jamie 20 chervnya 2016 Extremetech Arhiv originalu za 21 chervnya 2016 Procitovano 21 chervnya 2016 The TOP500 report said that the chip also lacks any traditional L1 L2 L3 cache and instead has 12KB of instruction cache and 64KB local scratchpad that works sort of like an L1 cache PDF Arhiv originalu PDF za 18 zhovtnya 2017 Procitovano 29 zhovtnya 2018 a href wiki D0 A8 D0 B0 D0 B1 D0 BB D0 BE D0 BD Cite web title Shablon Cite web cite web a Obslugovuvannya CS1 Storinki z tekstom archived copy yak znachennya parametru title posilannya TOP 500 14 listopada 2016 Arhiv originalu za 3 grudnya 2016 Procitovano 26 listopada 2016

Дата публікації:
Топ