Архітектура load–store («завантажити—зберегти») — архітектура системи команд центрального процесора, у якій існує чіткий поділ інструкцій на дві категорії: команди доступу до оперативної пам'яті (такі як «зберегти значення з регістра за даною адресою», або «завантажити слово з даної адреси пам'яті у регістр»), і операції арифметико-логічного пристрою (які дозволяються лише між регістрами).
Архітектури RISC-процесорів, таких як PowerPC, SPARC, RISC-V, ARM і MIPS є типовими представниками load–store архітектур.
Архітектура load-store є більш «чистою» у розмежуванні інструкцій, яким дозволено доступ до пам'яті, у порівнянні, наприклад, з архітектурами типу «регістр+пам'ять», типових для CISC-процесорів. У останніх команди, де бере участь АЛП, дозволені на операндах, що є регістрами або адресами комірок пам'яті.
Найбільш раннім прикладом реалізації архітектури load-store є комп'ютер CDC 6600.:54–56 Майже всі векторні процесори (включно з багатьма графічними процесорами) також побудовані навколо принципу load-store.
Приклад: RISC-V
Наступний фрагмент програми ілюструє роботу інструкцій LW
і SW
у архітектурі RISC-V. Він зчитує 32-розрядне слово з адреси 0x40000001, додає до нього 4, і записує за адресою 0x50000005.
/* * Асемблювання: riscv64-linux-gnu-as example.S */ .equ MMIO1BASE, 0x40000000 .equ MMIO2BASE, 0x50000000 _start: li a0, MMIO1BASE # Базова адреса пристрою 1 lw s0, 1(a0) # Зчитування комірки 1 пристрою 1 до регістра s0 addi s0, s0, 4 # Арифметико-логічні операції дозволені лише з регістрами li a1, MMIO2BASE # Базова адреса іншого пристрою sw s0, 5(a1) # Запис комірки 5 пристрою 2 wfi # Зупинка
Див. також
- [en]
Джерела
Вікіпедія, Українська, Україна, книга, книги, бібліотека, стаття, читати, завантажити, безкоштовно, безкоштовно завантажити, mp3, відео, mp4, 3gp, jpg, jpeg, gif, png, малюнок, музика, пісня, фільм, книга, гра, ігри, мобільний, телефон, android, ios, apple, мобільний телефон, samsung, iphone, xiomi, xiaomi, redmi, honor, oppo, nokia, sonya, mi, ПК, web, Інтернет
Arhitektura load store zavantazhiti zberegti arhitektura sistemi komand centralnogo procesora u yakij isnuye chitkij podil instrukcij na dvi kategoriyi komandi dostupu do operativnoyi pam yati taki yak zberegti znachennya z registra za danoyu adresoyu abo zavantazhiti slovo z danoyi adresi pam yati u registr i operaciyi arifmetiko logichnogo pristroyu yaki dozvolyayutsya lishe mizh registrami Arhitekturi RISC procesoriv takih yak PowerPC SPARC RISC V ARM i MIPS ye tipovimi predstavnikami load store arhitektur Arhitektura load store ye bilsh chistoyu u rozmezhuvanni instrukcij yakim dozvoleno dostup do pam yati u porivnyanni napriklad z arhitekturami tipu registr pam yat tipovih dlya CISC procesoriv U ostannih komandi de bere uchast ALP dozvoleni na operandah sho ye registrami abo adresami komirok pam yati Najbilsh rannim prikladom realizaciyi arhitekturi load store ye komp yuter CDC 6600 54 56 Majzhe vsi vektorni procesori vklyuchno z bagatma grafichnimi procesorami takozh pobudovani navkolo principu load store Priklad RISC VNastupnij fragment programi ilyustruye robotu instrukcij LW i SW u arhitekturi RISC V Vin zchituye 32 rozryadne slovo z adresi 0x40000001 dodaye do nogo 4 i zapisuye za adresoyu 0x50000005 Asemblyuvannya riscv64 linux gnu as example S equ MMIO1BASE 0x40000000 equ MMIO2BASE 0x50000000 start li a0 MMIO1BASE Bazova adresa pristroyu 1 lw s0 1 a0 Zchituvannya komirki 1 pristroyu 1 do registra s0 addi s0 s0 4 Arifmetiko logichni operaciyi dozvoleni lishe z registrami li a1 MMIO2BASE Bazova adresa inshogo pristroyu sw s0 5 a1 Zapis komirki 5 pristroyu 2 wfi ZupinkaDiv takozh en DzherelaMichael J Flynn 1995 Computer architecture pipelined and parallel processor design s 9 12 ISBN 0867202041 PDF Arhiv originalu PDF za 27 kvitnya 2021 Procitovano 27 lyutogo 2020 Harvey G Cragon 1996 Memory systems and pipelined processors s 512 513 ISBN 0867204745